汉王硬件笔试题目与答案(自己做的).docx

1 概念：a) 什么是Setup 和Holdup时间？ 建立时间（Tsu：set up time）是指在时钟沿到来之前数据从不稳定到稳定所需的时间，如果建立的时间不满足要求那么数据将不能在这个时钟上升沿被稳定的打入触发器；保持时间（Th：hold time）是指数据稳定后保持的时间，如果保持时间不满足要求那么数据同样也不能被稳定的打入触发器（因为数据打入到寄存器也需要一定的时间）。b) 什么是竞争与冒险现象？怎样判断？如何消除？在组合逻辑中，由于门的输入信号通路中经过了不同的延时，导致到达该门的时间不一致叫竞争。产生毛刺叫冒险。如果布尔式中有相反的信号则可能产生竞争和冒险现象。解决方法：一是添加布尔式的消去项，二是在芯片外部加电容。信号在FPGA器件内部通过连线和逻辑单元时，都有一定的延时。延时的大小与连线的长短和逻辑单元的数目有关，同时还受器件的制造工艺、工作电压、温度等条件的影响。信号的高低电平转换也需要一定的过渡时间。由于存在这两方面因素，多路信号的电平值发生变化时，在信号变化的瞬间，组合逻辑的输出有先后顺序，并不是同时变化,往往会出现一些不正确的尖峰信号，这些尖峰信号称为毛刺。如果一个组合逻辑电路中有毛刺出现，就说明该电路存在冒险。用D触发器，格雷码计数器，同步电路等优秀的设计方案可以消除。由于竞争在电路输出端可能产生尖峰脉冲的现象通常叫做竞争冒险。数字系统中的竞争冒险会影响系统的正常工作，特别是对尖峰脉冲敏感的电路（如时序逻辑电路），往往会因为尖峰脉冲而使电路发生误动作。为此，在设计时应采取措施加以避免。检查和消除竞争冒险的方法如下：1)代数判断法在单个输入变量改变状态的简单情况下，如杲输出端的逻辑函数在一定条件下能简化为y -A+A或Y-A五则可判断电路存在竞争冒险。2)用实验方法判断在电路输入端加上所有可能发生状态变化的波形，观察输出端是否有尖峰脉冲，从而判断电路是否存在竞争冒险。3)用卡诺图法判断在函数的卡诺图中，如果存在相切而不相交的包围圈，则存在竞争冒险。(1)加封锁脉冲。在输入信号产生竞争冒险的时间内，引入一个脉冲将可能产生尖峰干扰脉冲的门封锁住。封锁脉冲应在输入信号转换前到来，转换结束后消失。(2)加选通脉冲。对输出可能产生尖峰干扰脉冲的门电路增加一个接选通信号的输入端，只有在输入信号转换完成并稳定后，才引入选通脉冲将它打开，此时才允许有输出。在转换过程中，由于没有加选通脉冲，因此，输出不会出现尖峰干扰脉冲。(3)接入滤波电容。由于尖峰干扰脉冲的宽度一般都很窄，在可能产生尖峰干扰脉冲的门电路输出端与地之间接入一个容量为几十皮法的电容就可吸收尖峰干扰脉冲。c) 请画出用D触发器实现2倍分频的逻辑电路？ 二分频电路（框内表示D触发器） 八分频电路二分频FPGA代码：module divide2( clk , clk_o, reset);input clk , reset;output clk_o;wire in;reg out ;always ( posedge clk or posedge reset)if ( reset) out = 0;else out = in;assign in = out;assign clk_o = out;d) 什么是线与逻辑，要实现它，在硬件特性上有什么具体要求？ 线与逻辑是两个输出信号相连可以实现与的功能。在硬件上，要用oc门来实现，由于不用oc门可能使灌电流过大，而烧坏逻辑门。同时在输出端口应加一个上拉电阻。e) 什么是同步逻辑和异步逻辑？ 同步逻辑是时钟之间有固定的因果关系。异步逻辑是各时钟之间没有固定的因果关系。同步逻辑是时钟之间有固定的因果关系。异步逻辑是各时钟之间没有固定的因果关系。 答案应该与上面问题一致补充：同步时序逻辑电路的特点：各触发器的时钟端全部连接在一起，并接在系统时钟端，只有当时钟脉冲到来时，电路的状态才能改变。改变后的状态将一直保持到下一个时钟脉冲的到来，此时无论外部输入 x 有无变化，状态表中的每个状态都是稳定的。 异步时序逻辑电路的特点：电路中除可以使用带时钟的触发器外，还可以使用不带时钟的触发器和延迟元件作为存储元件，电路中没有统一的时钟，电路状态的改变由外部输入的变化直接引起。f) 请画出微机接口电路中，典型的输入设备与微机接口逻辑示意图（数据接口、控制接口、所存器/缓冲器）。 g) 你知道那些常用逻辑电平？TTL与COMS电平可以直接互连吗？ （见最后两页）TTL,cmos，不能直连 LVDS:LVDS（Low Voltage Differential Signal）即低电压差分信号，LVDS接口又称RS644总线接口，是20世纪90年代才出现的一种数据传输和接口技术。 ECL：（EmitterCoupled Logic)即射极耦合逻辑，是带有射随输出结构的典型输入输出接口电路 CML: CML电平是所有高速数据接口中最简单的一种。其输入和输出是匹配好的，减少了外围器件，适合于更高频段工作。2、 可编程逻辑器件在现代电子设计中越来越重要，请问： a) 你所知道的可编程逻辑器件有哪些？ PAL（Programmable Array Logic），PLD（ProgrammableLogicDevice），CPLD（Complex ProgrammableLogicDevice），FPGA（Field Programmable Gate Array）。b) 试用VHDL或VERILOG、ABLE描述8位D触发器逻辑。module DFF8(CLK ,RESET,D, Q);input CLK;input RESET;/下降沿低电平有效input 7:0 D;output 7:0 Q;reg 7:0 r_Q;assign Q = r_Q; always (posedge CLK or negedge RESET)/时钟上升沿触发，复位信号下降沿触发 if(RESET)beginr_Q = 0;endelsebeginr_Q =2.4V；VOL=2V；VIL=2.4V；VOL=2V；VIL=2.0V；VOL=1.7V；VIL=4.45V；VOL=3.5V；VIL=3.2V；VOL=2.0V；VIL=2V；VOL=1.7V；VIL=1.1V；VOL=0.85V；VIL=1.4V；VOL=1.2V；VIL=0.8V HSTL是主要用于QDR存储器的一种电平标准：一般有V¬CCIO=1.8V和V¬¬CCIO=1.5V。和上面的GTL相似，输入为输入为比较器结构，比较器一端接参考电平(VCCIO/2)，另一端接输入信号。对参考电平要求比较高(1%精度)。SSTL主要用于DDR存储器。和HSTL基本相同。V¬¬CCIO=2.5V，输入为输入为比较器结构，比较器一端接参考电平1.25V，另一端接输入信号。对参考电平要求比较高(1%精度)。HSTL和SSTL大多用在300M以下。RS232和RS485基