乐曲硬件演奏电路设计PPT课件.pptx

乐曲硬件演奏电路设计 制作人 某某某 xxx 1 CONTENT 一 实验目的 二 实验原理 三 实验内容 四 实验步骤 2 实验目的 学习利用数控分频器设计硬件乐曲演奏电路 3 实验原理 主系统由3个模块组成 TONETABA VHD NOTETABS VHD和SPEAKER VHD 音符的频率可以由SPEAKERA获得 这是一个数控分频器 音符的持续时间须根据乐曲的速度及每个音符的节拍数来确定 模块TONETABA的功能首先是为SPEAKERA提供决定所发音符的分频预置数 而此数在SPEAKER输入口停留的时间即为此音符的节拍值 在NOTETABS中设置了一个8位二进制计数器 计数最大值为138 这个计数器的计数频率选为4Hz 即每一计数值的停留时间为0 25秒 恰为当全音符设为1秒时 四四拍的四分音符持续时间 4 定制NoteTabs模块中的音符数据ROM music 注意该例数据表中的数据位宽 深度和数据的表达类型 最后对该ROM进行仿真 确认音符数据已经进入ROM中 根据给出的乐曲演奏电路原理图及其各模块的VHDL描述 在QuartusII上完成全部设计 包括编辑 编译 综合和仿真操作等 给出仿真波形 并作出详细说明 硬件验证 先将引脚锁定 使CLK12MHz与clock9相接 接受12MHz时钟频率 用短路帽在clock9接 12MHz CLK8Hz与clock2相接 接受4Hz频率 发音输出SPKOUT接Speaker 与演奏发音相对应的简谱码输出显示可由CODE1在数码管1显示 HIGH1为高八度音指示 可由发光管D1指示 最后向目标芯片下载适配后的SOF逻辑设计文件 实验内容 5 01新建mif文件 02LPM ROM的相关步骤 03底层文件设计 04顶层文件设计 05全程编译 06时序仿真 07引脚锁定 08硬件测试 实验步骤 6 01新建mif文件 新建mif文件 宽度是4bits 深度为256 输入梁祝的数字乐谱 7 02LPM ROM的相关步骤 1 新建block1 bdf 双击原理图输入界面空白处 输入LPM ROM 点击确定 2 器件选择cyclone器件 输出文件类型选择VHDL 并保存 文件名为music vhd 3 设置输出宽度是4bits 深度为256 4 选择Mif文件 liangzhu mif finish 8 03底层文件设计 新建VHDL文件 分别输入NoteTabs模块 Speakera模块 ToneTaba模块源程序 并保存 文件名分别为NoteTabs vhd Speakera vhd ToneTaba vhd 9 03底层文件设计 LIBRARYIEEE USEIEEE STD LOGIC 1164 ALL USEIEEE STD LOGIC UNSIGNED ALL ENTITYNoteTabsISPORT clk INSTD LOGIC ToneIndex OUTSTD LOGIC VECTOR 3DOWNTO0 END ARCHITECTUREoneOFNoteTabsISCOMPONENTMUSIC 音符数据ROMPORT address INSTD LOGIC VECTOR 7DOWNTO0 clock INSTD LOGIC q OUTSTD LOGIC VECTOR 3DOWNTO0 ENDCOMPONENT NoteTabs vhd SIGNALCounter STD LOGIC VECTOR 7DOWNTO0 BEGINCNT8 PROCESS clk Counter BEGINIFCounter 138THENCounterCounter q ToneIndex clock clk END 10 03底层文件设计 LIBRARYIEEE USEIEEE STD LOGIC 1164 ALL USEIEEE STD LOGIC UNSIGNED ALL ENTITYSpeakeraISPORT clk INSTD LOGIC Tone INSTD LOGIC VECTOR 10DOWNTO0 SpkS OUTSTD LOGIC END ARCHITECTUREoneOFSpeakeraISSIGNALPreCLK FullSpkS STD LOGIC BEGINDivideCLK PROCESS clk VARIABLECount4 STD LOGIC VECTOR 3DOWNTO0 BEGINPreCLK11THENPreCLK 1 Count4 0000 ELSIFclk EVENTANDclk 1 THENCount4 Count4 1 Speakera vhd ENDIF ENDPROCESS GenSpkS PROCESS PreCLK Tone 11位可预置计数器VARIABLECount11 STD LOGIC VECTOR 10DOWNTO0 BEGINIFPreCLK EVENTANDPreCLK 1 THENIFCount11 16 7FF THENCount11 Tone FullSpkS 1 ELSECount11 Count11 1 FullSpkS 0 ENDIF ENDIF ENDPROCESS DelaySpkS PROCESS FullSpkS 将输出再2分频 展宽脉冲 使扬声器有足够功率发音VARIABLECount2 STD LOGIC BEGINIFFullSpkS EVENTANDFullSpkS 1 THENCount2 NOTCount2 IFCount2 1 THENSpkS 1 ELSESpkS 0 ENDIF ENDIF ENDPROCESS END 11 03底层文件设计 LIBRARYIEEE USEIEEE STD LOGIC 1164 ALL ENTITYToneTabaISPORT Index INSTD LOGIC VECTOR 3DOWNTO0 CODE OUTSTD LOGIC VECTOR 3DOWNTO0 HIGH OUTSTD LOGIC Tone OUTSTD LOGIC VECTOR 10DOWNTO0 END ARCHITECTUREoneOFToneTabaISBEGINSearch PROCESS Index BEGINCASEIndexIS 译码电路 查表方式 控制音调的预置数 ToneTaba vhd WHEN 0000 ToneToneToneToneToneToneToneToneToneToneToneToneToneNULL ENDCASE ENDPROCESS END 12 04顶层文件设计 新建VHDL文件 顶层文件为Songer vhd 13 04顶层文件设计 LIBRARYIEEE 硬件演奏电路顶层设计USEIEEE STD LOGIC 1164 ALL ENTITYSongerISPORT CLK12MHZ INSTD LOGIC 音调频率信号CLK8HZ INSTD LOGIC 节拍频率信号CODE1 OUTSTD LOGIC VECTOR 3DOWNTO0 简谱码输出显示HIGH1 OUTSTD LOGIC 高8度指示SPKOUT OUTSTD LOGIC 声音输出END ARCHITECTUREoneOFSongerISCOMPONENTNoteTabsPORT clk INSTD LOGIC ToneIndex OUTSTD LOGIC VECTOR 3DOWNTO0 ENDCOMPONENT COMPONENTToneTaba Songer vhd PORT Index INSTD LOGIC VECTOR 3DOWNTO0 CODE OUTSTD LOGIC VECTOR 3DOWNTO0 HIGH OUTSTD LOGIC Tone OUTSTD LOGIC VECTOR 10DOWNTO0 ENDCOMPONENT COMPONENTSpeakeraPORT clk INSTD LOGIC Tone INSTD LOGIC VECTOR 10DOWNTO0 SpkS OUTSTD LOGIC ENDCOMPONENT SIGNALTone STD LOGIC VECTOR 10DOWNTO0 SIGNALToneIndex STD LOGIC VECTOR 3DOWNTO0 BEGINu1 NoteTabsPORTMAP clk CLK8HZ ToneIndex ToneIndex u2