基于FPGA的双端口SDRAM控制器的实现.pdf

模式识别 P a tt e r n ld e n t if i c a t i o n s 电气自动化 2 0 1 3 年第3 5 卷 第 4 期 基于 F P GA的双端 口 S D R A M 控制器 的实现 康磊 雒明世 西安石油大学 计算机学院 陕西 西安7 1 0 0 6 5 摘要 在实时图像处理系统中数据存储和共享是一项关键技术 S D R A M凭借其大容量 高数据传输速率和低成本优势 正在广泛的 被应用于实时图像处理系统中 为此 提出了一种基于 F P G A技术的具有两个独立读写端 口的S D R A M控制器方案 详细介绍 了S D R A M控制器的模块构成 实现过程及其仿真结果 控制器是采用 V e r il o g H D L实现的 通过仿真测试和硬件实验说明设 计方案可行 可应用于实时信号的采集和处理系统中 关键词 S D R A M F P G A 控制器 双端 口 V e r i lo g D OI 1 0 3 9 6 9 j is s n 1 0 0 0 3 8 8 6 2 0 1 3 0 4 0 3 5 中图分类号 T P 3 3 文献标志码 A 文章编号 1 0 0 0 3 8 8 6 2 0 1 3 0 4 0 0 9 7 0 3 Re a l i z a t i o n o f Do u b l e P or t SDRAM Co n t r o l l e r wi t h FP GA Te ch n o l o g y KANG Le i LUO Mi ng s h i C o m p u t e r C o ll e g e X i a n S h i y o u U n i v e r s it y X i a n S h a a n x i 7 1 0 0 6 5 C h in a Ab s t r act Da t a s t o r a g e a n d s h a ri n g is a k e y t e ch no lo g y in t he r e a l t ime ima g e p r o ce s s in g s y s t e m Owin g t o it s la r g e ca pa cit y hig h da t a t r a n s f e r r a t e a n d lo w co s t S DRAM is in cr e a s in g ly u s e d in r e a l t ime ima g e p r o ce s s in g s y s t e m F o r t h is r e a s o n t h is p a p e r p u t s f o r w a r d a S DRAM co nt r o lle r s che me which h a s t wo ind e p e nd e n t r e a d in g a n d wr it in g d a t a po r t s b a s e d o n F PGA t e ch no lo g y This pa p e r in t r o d u ce s t h e s t r u ct u r e a n d imp le me n t a t io n p r o ce s s o f a S D RAM co n t r o lle r mo d u le a n d al s o g iv e s t h e s imu la t io n r e s u hs T h e S DRAM co n t r o lle r is imp le me n t e d b y u s in g Ve ri lo g HD L T h e s imu la t io n t e s t a n d h a r d wa r e e x p e r ime n t s s h o w t h a t t h is d e s ig n s ch e me is f e a s ib le a n d ca n b e a p p lie d t o r e a l t ime s ig n a l co lle ct io n a n d p r o ce s s in g s y s t e m Ke ywo r ds S DRAM FPGA con t r o lle r du al po r t me mo r y v e r ilo g O 引 言 在视频图像实时处理系统中 在数据的采集和显示环节需要 实现快速的大量数据访问 因而就需要大容量高速度的存储设备 进行数据存取 S D R A M具有容量大 速度快 价格低的特点 同时 还具有较低的功耗 因此 目前已经广泛地应用于实时系统中 目 前采用嵌入式技术开发的实时系统很多 由于 S D R AM除了正常 的数据读写操作 还需要进行预充电 刷新及地址更新等状态 因 此 为了在嵌入式系统中使用 S D R A M存储器就需要有 S D R A M 的控制器模块 虽然 目前有许多通用 的 S D R A M控制接 口模块 但是都不能使 S D R A M的带宽得到充分利用 影响到了数据的实 时处理效果 这里设计了一种可以充分利用 了 S D R A M的带宽 的 S D R A M控制器接 口 该接口使 S D R A M工作在整页猝发式读 写模式 并用四个 F I F O作为数据缓冲区 采用 V e r il o g H D L硬件 描述语言实现 1 S D R AM 的工作模式简 介 设计中采用的 S D R A M芯片是 I S S I 公司的 I S 4 2 S 1 6 1 6 0 B 该 芯片是由4个存储模块 b a n k 构成的容量为 2 5 6 Mb 最高工作 时钟可达到 1 6 6 MH z的高速 C MO S存储器 其中每个存储模块的 内部结构是 8 1 9 2 行 X 5 1 2 列 X 1 6 位 S D R A M芯片的访问 采用猝发式读取 所谓猝发读取是指在给出访问控制信号和首地 收稿 日期 2 0 1 2 0 9 2 5 基金项 目 获陕西省重大科技创新基金 资助项 目 2 0 0 9 Z K C 0 2 2 7 址信息后 数据可以连续传输 连续传输的数据长度是可编程的 长度可以是 1 2 4 8和全页 猝发存取虽然带宽很高 但是控制 方式比较复杂 在其工作过程中除了正常的数据存取外 还需要 完成初始化 工作方式设置 预充电 刷新等操作 图 1 是实时视频显示系统的构成框图 该系统可以将实时采 集的图像数 据送显示器显示 图像数据存放在 S D R A M 中 对 S D R A M的操作控制是由双端 口S D R A M控制器来实现的 该控 制器是在 A lt r a 公司的 F P G A芯片 E P 2 C 7 0 8 9 6 C 6上实现的 本文 主要介绍双端口S D R A M控制器的设计和实现方法 图 1 实时视频显示 系统框 图 2 双端 口 S DR A M 控制器 的工作原理及构成 S D R A M芯片要求在上电后必须首先完成初始化过程 初始 化过程要求在上电至少等待2 0 0 t x S 后 所有 B a n k首先必须完成 一 次预充电的操作 然后至少执行 8次的刷新操作 最后设置模 式寄存器 模式寄存器的作用是定义 S D R A M的工作模式 用于控制猝发读写的方式和数据长度等 完成初始化工作后 S D R A M就进入了正常工作模式 在正常 E l e ct r i ca I A u t o ma t io n 9 7 m l l l l 电气 自动化 2 o l3年 第 3 5卷 第 4期 馥出数据 模式识别 P a t ter n I d e n mca li O n s S DR AM控制f 0 数掬 信 模式下还有许多的 l r 作状态 这些工作状态在控制信号的作用下 i f w r it e s i d e fif o r u s e d w l r WR 1 L E N G T H r WR I 进行转换 或根 据所 处 的模 式 自动 进行 状 态转 换 在 视频 系 统 一 L E N G T H 0 中数据的读出和写入往往是连续的 因此若要使 S D R A M的带宽 b e g in 最大化 应当使 S D R A M工作全页模式 F S D R A M tT R的主要 A D D R R 1 A D D R A数据地址 工作状态有 空闲 行激活 自动读和 自动写和预充 电等几个 L E N cT H w 刖 J JE N G T H 写入数据长 度 状态 n 1 娄 据 w R MA K 1 写端 门 志 表 j 按照 s D R A M芯片的仞始化 新及数据存取的时序要求 R D M A S K 2 b 0 0 法怀志 0 o 歧端 r I 几效 S D R A M控制器的构成如图 2所示 I 3 WR I 写控制信号有效 川于产 卜 1 F I F O读写端 f I R D 0 谈控制信 H儿效 为 r能够让多个没备同时实现存储器数据的访问 需要增加 d 数据缓存 区 这里采用 F I F O作缓存器 写端 V I 1 2 WR F I F O1 W r i t e S i d e 2 2 的输人数据是图像传感器 的数据 而其输出数据是写入到 q W rit e S i d e 1 类似 WR M A S 取2 b lO S D R A M中的 其输入时钟频率由图像传感器的数据传输率决定 R e a d S i d e 1 输出时钟频率采用 1 2 0 MH z 读端口 1 2 R D F I F O 1 2 的输入 e 1 s e i r e a d s i d e f i fb u s e d w l r R D I L E N G T H 数 据来 自 S D R A M 输入时钟频率 为 1 2 0 MH 而且其 输入数据送 b g i 往 V G A显示器 输出频率有显示模式决定 A D D R r R D I A D D R 读数据地址 一 接 收 的 图 像 数 存 二 仲 裁 器 会 将 m L E N GT H K 一 r RDI 据 触 其写入到 S D R A M 中 并在适 当的时候将图像数据 送往 R D R D MAs K 2 b o1 端 l数 据 F I F O1 2 这样 V G A显示所需的数据就可以从 R D F I F O中读取 W R 0 写控制信号无效 了 当然 这要求 S D R A M的存取数据要能够满足数据数据采集 R D 1 读控制信号有效 和显示 的速度 d 读 写端 13是采用 A h e r a的 I P核 d cfif o 使 用 F P G A的片上存 R e a d S i d e 2 储器实现的 这里分别采用了两个读端 口和写端 口用于实现对两 一 与R e a d S i d e 1 类似 R D M A S 取2 b 1 0 幅图像的存储和显示 为了与 S D R A M 的全 页模 式相对应 实 现 e n d 的 F I F O的容量是 5 1 2字 1 6位 具 有独 立 的读 写时钟 和读 写 i m wR D 0 N E 请求信号输入 同时具有 F I F O的缓存数据计数输出 g i 2 端 口仲裁器 WR M A S K 端 口仲裁器的作用是接收两个读端I 1 和写端 E I 对 S D R A M w U 的读写请求 并对 F I F O的