数字图像处理-内部结构.ppt

数字电路的基本组成 任何组合电路都可表示为其所有输入信号的最小项的和或者最大项的积的形式 时序电路包含可记忆器件 触发器 其反馈信号和输入信号通过逻辑关系再决定输出信号 PLD的逻辑符号表示方法 与门 乘积项 PROM结构 与阵列为全译码阵列 器件的规模将随着输入信号数量n的增加成2n指数级增长 因此PROM一般只用于数据存储器 不适于实现逻辑函数 EPROM和EEPROM 用PROM实现组合逻辑电路功能 实现的函数为 固定连接点 与 编程连接点 或 PLA结构 PLA的内部结构在简单PLD中有最高的灵活性 PAL结构 与阵列可编程使输入项增多 或阵列固定使器件简化 或阵列固定明显影响了器件编程的灵活性 AnBnCn AnBn AnCn BnCn 用PAL实现全加器 GAL结构 GAL器件与PAL器件的区别在于用可编程的输出逻辑宏单元 OLMC 代替固定的或阵列 可以实现时序电路 逻辑宏单元 OLMC GAL器件的OLMCOutputLogicMacroCell 每个OLMC包含或阵列中的一个或门组成 异或门 控制输出信号的极性D触发器 适合设计时序电路4个多路选择器 输出使能选择 反馈信号选择 或门控制选择 输出选择 CPLD内部结构 Altera的MAX7000S系列 逻辑阵列模块 I O单元 连线资源 逻辑阵列模块中包含多个宏单元 宏单元内部结构 乘积项逻辑阵列 乘积项选择矩阵 可编程触发器 可编程的I O单元 能兼容TTL和CMOS多种接口和电压标准可配置为输入 输出 双向 集电极开路和三态等形式能提供适当的驱动电流降低功耗 防止过冲和减少电源噪声支持多种接口电压 降低功耗 1 2 0 5um 5V0 35um 3 3V0 25um internal2 5V I O3 3V0 18um internal1 8V I O2 5Vand3 3V 可编程连线阵列 在各个逻辑宏单元之间以及逻辑宏单元与I O单元之间提供信号连接的网络CPLD中一般采用固定长度的线段来进行连接 因此信号传输的延时是固定的 使得时间性能容易预测 FPGA结构原理图 内部结构称为LCA LogicCellArray 由三个部分组成 可编程逻辑块 CLB 可编程输入输出模块 IOB 可编程内部连线 PIC IOB CLB包含多个逻辑单元 PIC LE内部结构 查找表的基本原理 N个输入的逻辑函数需要2的N次方的容量的SRAM来实现 一般多个输入的查找表采用多个逻辑块级连的方式 查找表的基本原理 N个输入的逻辑函数需要2的N次方的容量的SRAM来实现 一般多于输入的查找表采用多个逻辑块级连的方式 FPGA中的嵌入式阵列 EAB 可灵活配置的RAM块用途实现比较复杂的函数的查找表 如正弦 余弦等 可实现多种存储器功能 如RAM ROM 双口RAM FIFO Stack等灵活配置方法 256 8 也可配成512 4 内部晶体震荡器 高速反向放大器用于和外部晶体相接 形成内部晶体振荡器 提供将振荡波形二分频成对称方波的功能 CPLD与FPGA的区别 FPGA与CPLD的区别 FPGA采用SRAM进行功能配置 可重复编程 但系统掉电后 SRAM中的数据丢失 因此 需在FPGA外加EPROM 将配置数据写入其中 系统每次上电自动将数据引入SRAM中 CPLD器件一般采用EEPROM存储技术 可重复编程 并且系统掉电后 EEPROM中的数据不会丢失 适于数据的保密 FPGA与CPLD的区别 FPGA器件含有丰富的触发器资源 易于实现时序逻辑 如果要求实现较复杂的组合电路则需要几个CLB结合起来实现 CPLD的与或阵列结构 使其适于实现大规模的组合功能 但触发器资源相对较少 FPGA与CPLD的区别 FPGA为细粒度结构 CPLD为粗粒度结构 FPGA内部有丰富连线资源 CLB分块较小 芯片的利用率较高 CPLD的宏单元的与或阵列较大 通常不能完全被应用 且宏单元之间主要通过高速数据通道连接 其容量有限 限制了器件的灵活布线 因此CPLD利用率较FPGA器件低 FPGA与CPLD的区别 FPGA为非连续式布线 CPLD为连续式布线 FPGA器件在每次编程时实现的逻辑功能一样 但走的路线不同 因此延时不易控制 要求开发软件允许工程师对关键的路线给予限制 CPLD每次布线路径一样 CPLD的连续式互连结构利用具有同样长度的一些金属线实现逻辑单元之间的互连 连续式互连结构消除了分段式互连结构在定时上的差异 并在逻辑单元之间提供快速且具有固定延时的通路 CPLD的延时较小 在系统编程技术ISP InSystemProgram 对PLD的逻辑功能可随时进行修改 由Lattice公司率先发明优点 方便硬件的调试方便硬件版本的升级 类似于软件升级 在系统编程技术ISP InSystemProgram 边界扫描测试技术BS