单元15-时序逻辑电路

电子技术教案 第十六单元 时序逻辑电路 156 192 156 第十六单元第十六单元 时序逻辑电路时序逻辑电路 8 学时学时 第第 4949 5656 学时学时 主要内容 主要内容 时序逻辑电路的分析与设计 教学重点 教学重点 时序逻辑电路的分析与设计方法 教学难点 教学难点 时序逻辑电路的设计 教学方法 教学方法 启发式教学 探究式教学 教学手段 教学手段 实验 理论 实际应用相结合 第一部分第一部分 知识点知识点 一 时序电路概述一 时序电路概述 时序电路的状态及输出是与时间顺序有关的 由组合电路和存储电路 多为触发器 组成 1 特点 特点 任意时刻的输出 不仅与该时刻的输入有关 还与电路原来的状态有关 2 分类 分类 按逻辑功能分为计数器 寄存器等 按触发器工作分为同步电路和异步电路 按电路输出信 号特性分为 Mealy 型 输出与输入及电路现态有关 和 Moore 型 输出仅与电路现态有关 电路 二 时序电路的分析二 时序电路的分析 1 分析步骤 分析步骤 1 写出电路的时钟方程 各触发器的 CP 表达式 输出方程 各输出端表达式 及驱动方程 各触发器的触发信号表达式 2 求出电路的状态方程 各触发器的状态表达式 3 计算得出电路工作状态表 4 画状态图及时序图 5 分析电路功能 2 分析举例 分析举例 分析时序电路 电子技术教案 第十六单元 时序逻辑电路 156 192 157 1 时钟方程 CP0 CP1 CP2 CP 输出方程 nnn QQQY 012 驱动方程 n QJ 20 n QK 20 n QJ 01 n QK 01 n QJ 12 n QK 12 2 状态方程 将 J K 代入 JK 触发器特征方程得各触发器状态方程 nnn QKQJQ 1 nn QQ 2 1 0 nn QQ 0 1 1 nn QQ 1 1 2 3 计算得到状态表 现 态次 态输 出 n Q2 n Q1 n Q0 1 2 n Q 1 1 n Q 1 0 n QY 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 1 0 0 0 0 1 0 1 0 0 1 1 0 1 1 1 1 0 1 1 1 4 画状态图及时序图 5 逻辑功能 这是一个有六个工作状态的同步工作电路 属 Moore 型电路 6 有效态和无效态 电子技术教案 第十六单元 时序逻辑电路 156 192 158 有效态 有效态 被利用的状态 有效循环有效循环 由效态形成的循环 如上图中的循环 a 无效态 无效态 未被利用的状态 无效循环 无效循环 无效态形成的循环 如上图中的 b 循环 能自启动 能自启动 虽存在无效态 但它们未形成循环 能够回到有效状态 不能自启动 不能自启动 无效态之间形成无效循环 无法回到有效状态 本电路存在无效循环 电路不能自启动 三 时序电路的设计三 时序电路的设计 1 设计的一般步骤 设计的一般步骤 1 根据给定条件要求 确定逻辑变量 状态数目 建立原始状态图 2 合并等价状态 输入相同时 输出相同且转换的状态也相同的状态叫等价状态 得最简状 态图 3 用最少位数的二进制码表示状态 得到编码后的状态图 4 选择触发器 求时钟方程 输出方程 一般利用卡诺图 状态方程 一般用卡诺图 5 变换状态方程 使之与所选择触发器的特征方程一致 得到驱动方程 6 作逻辑电路图 7 将无效态带入状态方程 检查电路能否自启动 若不能自启动 应从新设计或利用触发器的 预置端强行将无效态预置到有效态 2 设计举例 设计举例 例例 1 设计一串行数据检测电路 要求 连续输入 3 个或 3 个以上 1 时输出为 1 否则为 0 1 根据给定条件要求 确定逻辑变量 建立原始状态图 用 X 表示输入 Y 表示输出 可用 4 个状态 S0 S1 S2 S3表示电路不同状态 其中 S0表 示初态 S1 S2 S3分别表示连续输入 1 个 1 2 个 1 3 个及 3 个以上 1 时电路的状态 得到原 始状态图 2 合并等价状态 得最简状态图 显然 S2 S3等价 合并后的状态图为 电子技术教案 第十六单元 时序逻辑电路 156 192 159 3 用最少位数的二进制码表示状态 得到编码后的状态图 三个状态可用两位二进制编码表示 分别用 00 01 11 来表示 S0 S1 S2 有了编码状态图 剩余问题便容易解决 有了编码状态图 剩余问题便容易解决 4 选择触发器 求时钟方程 输出方程 状态方程 选用 2 个 CP 上升沿触发 也可选择下降沿触发 的 J K 触发器 让二者同步工作 也可异步工作 则 CP0 CP1 CP 利用卡诺图得到输出方程 Y XQ1n 利用次态卡诺图得到状态方程 Q1n 1 XQ0n Q0 n 1 X 5 变换状态方程 使之与所选择触发器的特征方程一致 得到驱动方程 JK 触发器特征方程为 nnn QKQJQ 1 变换 Q1n 1 Q0 n 1 使之与一致 nnn QKQJQ 1 nnnnnnnnnnnnnn QQXQXQQXQQXQQXQ QQ XQQ 1010101010110 1 1 加上了约束项 为了式子简单 不加也行 nnQ QX 10 n 1 n 1 n 0 1n 1 XQQXQQ n 0 n 0 n 0 n 0 1n 0 XQQX QQX Q 比较得驱动方程 J1 XQ0n K1 Error J0 X K0 Error 6 作逻辑电路图 电子技术教案 第十六单元 时序逻辑电路 156 192 160 7 将无效态带入状态方程 检查电路能否自启动 将无效状态 10 代入输出方程 Y Q1nQ0n和状态方程 Q1n 1 XQ0n Q0 n 1 X 得到 电路能自启动 设计完毕 例例 2 设计一时序电路 实现下图所示的状态图 由于已给出了二进制编码状态图 设计直接从第 4 步开始 1 选择触发器 求时钟方程 输出方程 状态方程 选用 3 个 CP 上升沿触发 也可选择下降沿触发 的 D 触发器 让三者同步工作 也可异步工作 则 CP0 CP1 CP2 CP 利用卡诺图得到输出方程 nnQ QPY 01 nnn QQQY 012 利用次态卡诺图得到状态方程 电子技术教案 第十六单元 时序逻辑电路 156 192 161 nn QQ 0 1 0 nnnnn QQQQQ 0101 1 1 nnnnnnnn QQQPQQQQQ 0120212 1 2 2 变换状态方程 使之与所选择触发器的特征方程一致 得到驱动方程 D 触发器特征方程为DQ n 1 变换 Q2n 1 Q1n 1 Q0 n 1 使之与一致 DQ n 1 nn QDQ 00 1 0 nnnnn QQQQDQ 01011 1 1 n 01202122 1 2 QQQPQQQQDQ nnnnnnn 则 n QD 00 nnnn QQQQD 01011 nnnnnnn QQQPQQQQD 01202122 3 作逻辑电路图 参见教材 P262 图 5 1 20 4 将无效态带入状态方程 检查电路能否自启动 当 P 0 时 有 100 101 110 111 四个无效状态 分别带入输出方程及状态方程 得到 电路能自启动 设计完毕 电子技术教案 第十六单元 时序逻辑电路 156 192 162 四 计数器四 计数器 计数器是记录数据的电路 这种电路一般只有计数脉冲 CP 信号 很少有另外的输入信号 属 Moore 型时序电路 且电路主要组成单元是时钟触发器 1 计数器分类 计数器分类 1 按计数进制分 二进制计数器 十进制计数器 N 进制计数器 2 按计数递增 递减分 加法计数器 减法计数器 可逆计数器 3 按计数模分 模 2n计数器 模非 2n计数器计数器 4 按计数器工作情况分 同步计数器 异步计数器 5 按计数器使用的开关元件分 TTL 计数器 CMOS 计数器 2 同步二进制计数器 同步二进制计数器 1 同步二进制加 法 计数器 同步二进制加 法 计数器 以 3 位 模 8 M 8 计数器为例进行设计 计数器方框图及状态图 选择触发器 求时钟方程 输出方程 状态方程 选择 3 个后沿触发的 JK 触发器 计数器同步工作 所以 CP0 CP1 CP2 CP 由 C 的卡诺图得到输出方程 C Q2nQ1nQ0n 由电路次态卡诺图得到触发器次态卡图 进而得到状态方程 电子技术教案 第十六单元 时序逻辑电路 156 192 163 nn QQ 0 1 0 nnnnn QQQQQ 0101 1 1 nnnnnnnn QQQQQQQQ 0120212 1 2 求驱动方程 JK 触发器特征方程为 nnn QKQJQ 1 变换触发器状态方程 使之与 JK 触发器特征方程一致 nnn QQQ 00 1 0 11 nnnnn QQQQQ 1010 1 1 nnnnnnnnnnnnn QQQQQQ QQQ QQQQ 210201210201 1 2 从而得到 J0 K0 1 J1 K1 Q0n J2 K2 Q1n Q0n 作逻辑电路图 根据进位信号连接不同 又一种接法 电子技术教案 第十六单元 时序逻辑电路 156 192 164 二者的区别在于上者采用的是串行进位方式 产生进位的时间较长 采用两输入端与门 各 触发器均匀带负载 而后者采用的是并行进位方式 产生进位的时间较短 采用多输入端与门 各触发器所带负载是不均匀的 越是低位带的负载越重 同步二进制加计数器级间连接规律 n 位同步二进制加计数器采用的 JK 触发器 但已连成了 T 触发器 所以实际上是 T 触发器构 成的计数器 并且触发器 FFi的驱动方程为 i 1 2 n 1 而 T0 1 其中是连 n j i j i QT 1 0 乘符号 6 同步二进制加计数器时序图 2 同步二进制减 法 计数器 同步二进制减 法 计数器 以 3 位 模 8 M 8 计数器为例设计 计数器方框图及状态图 选择触发器 求时钟方程 输出方程 状态方程 选择 3 个后沿触发的 JK 触发器 计数器同步工作 所以 CP0 CP1 CP2 CP 电子技术教案 第十六单元 时序逻辑电路 156 192 165 由 B 的卡诺图得到输出方程 nnn QQQB 012 由电路次态卡诺图得到触发器次态卡图 进而得到状态方程 nn QQ 0 1 0 nnnnn QQQQQ 0101 1 1 nnnnnnnn QQQQQQQQ 0120212 1 2 求驱动方程 JK 触发器特征方程为 nnn QKQJQ 1 变换触发器状态方程 使之与 JK 触发器特征方程一致 nnn QQQ 00 1 0 11 nnnnn QQQQQ 1010 1 1 nnnnnnnnnnnnn QQQQQQ QQ QQQQQ 201201210201 1 2 从而得到 1 00 KJ n QKJ 011 nnQ QKJ 0122 作逻辑电路图 采用串行借位方式 采用并行借位方式 电子技术教案 第十六单元 时序逻辑电路 156 192 166 同步二进制减计数器级间连接规律 n 位同步二进制减计数器同样采用的是 T 触发器 并且触发器 FFi的驱动方程为 i 1 2 n 1 而 T0 1 n j i j i QT 1 0 同步二进制加法计数器时序图 3 同步二进制加减可逆计数器 同步二进制加减可逆计数器 将加法和减法计数合二为一 适当加入控制信号 即构成加减可逆计数器 设控制信号为 X 且 X 0 时为加计数 X 1 时为减计数 只需 T0 1 即可 n j i j n j i j i QXQXT 1 0 1 0 nnnnnn QQQXQQQXC B 012012 即 1 000 TKJ nn QXQXTKJ 00111 nnnn QQXQQXTKJ 0101222 电路如下 电子技术教案 第十六单元 时序逻辑电路 156 192 167 4 集成同步二进制计数器 集成同步二进制计数器 有集成 4 位同步二进制加法计数器 74161 74LS161 集成 4 位同步二进制可逆计数器 74191 74LS169 74193 74LS93 等 具体功能见芯片说明 3 异步二进制计数器异步二进制计数器 1 异步二进制加计数器 异步二进制加计数器 以 3 位 模 8 M 8 计数器为例 计数器方框图及状态图 选择触发器 求时钟方程 输出方程 状态方程 选择 3 个后沿触发的 JK 触发器 从下面的时序图可得到时钟方程 从时序图看出 当计数器异步工作时 只需 CP0 CP CP1 Q0 CP2 Q1 由 C 的卡诺图得到输出方程 C Q2nQ1nQ0n 由电路次态卡诺图得到触发器次态卡图 进而得到状态方程 电子技术教案 第十六单元 时序逻辑电路 156 192 168 nn QQ 0 1 0 nn QQ 1 1 1 nn QQ 2 1 2 求驱动方程 JK 触发器特征方程为 nnn QKQJQ 1 比较得 J0 K0 1 J1 K1 1 J2 K2 1 实际上这是由 T 触发器构成的 作逻辑电路图 也可用 D 触发器实现电路 D 触发器特征方程为DQ n 1 比较得 n QD 00 n QD 11 n QD 22 前沿触发的异步二进制加计数器 电子技术教案 第十六单元 时序逻辑电路 156 192 169 从前沿触发的异步二进制加法计数器时序图可看出 CP0 CP CP1 Error 0 CP2 Error 1 而驱动方程 进位输出等均不变 可由 JK 实际上 T 触发器 或 D 触发器构成 电路图下 或 异步二进制加计数器构成特点 异步二进制加计数器是由 T 触发器构成的 低位触发器的输出作为高位触发器的时钟信号 若是后沿触发 CPi Qi 1 若是前沿触发 CPi Error i 1 2 异步二进制减法计数器 异步二进制减法计数器 以 3 位 模 8 M 8 计数器为例 计数器方框图及状态图 选择触发器 求时钟方程 输出方程 状态方程 电子技术教案 第十六单元 时序逻辑电路 156 192 170 时序图如图所示 仍由 T 触发器构成 对于时钟方程的表示 前沿触发器和后沿触发器有所不同 后沿触发器 CPCP0 01 CPQ 12 CPQ 前沿触发器 CP0 CP CP1 Q0 CP2 Q1 进位 nnn QQQB 012 状态方程 T 触发器 nn QQ 0 1 0 nn QQ 1 1 1 nn QQ 2 1 2 驱动方程 J0 K0 1 J1 K1 1 J2 K2 1 逻辑电路图 也可用 D 触发器实现电路 只需 n QD 00 n QD 11 n QD 22 电子技术教案 第十六单元 时序逻辑电路 156 192 171 3 异步二进制计数器触发器级连规律 异步二进制计数器触发器级连规律 异步二进制计数器 无论加计数还是减计数 均可由 T 触发器购成 所不同的是时钟脉冲 CP 的连接方式 先总结如下 T 触发器的触发沿 连接规律 前沿触发后沿触发 加计数 1 ii QCP 1 ii QCP 减计数 1 ii QCP 1 ii QCP 4 同步十进制计数器 同步十进制计数器 以 8421BCD 码为例 1 同步十进制加计数器 同步十进制加计数器 计数器状态图 选择触发器 求时钟方程 输出方程 状态方程 选择 4 个后沿触发的 JK 触发器 计数器同步工作 所以 CP0 CP1 CP2 CP3 CP 由 C 的卡诺图得到输出方程 C Q3nQ0n 由电路次态卡诺图得到触发器次态卡图 进而得到状态方程 nn QQ 0 1 0 nnnnnn QQQQQQ 01013 1 1 nnnnnnnn QQQQQQQQ 0120212 1 2 nnnnnn QQQQQQ 01203 1 3 求驱动方程 JK 触发器特征方程为 nnn QKQJQ 1 电子技术教案 第十六单元 时序逻辑电路 156 192 172 变换触发器状态方程 使之与 JK 触发器特征方程一致 nnn QQQ 00 1 0 11 nnnnnn QQQQQQ 10103 1 1 nnnnnnnnnnnnn QQQQQQ QQQ QQQQ 210201210201 1 2 nnnnnnnnnnnnnnnnnn QQQQQQQQQQQQ QQ QQQQ 32301230123233012 1 3 n 323012 Q nnnnn QQQQQ 其中是约束项 可去掉 nnnn QQQQ 3012 J0 K0 1 nnQ QJ 031 n QK 01 nnQ QKJ 0122 nnn QQQJ 0123 n QK 03 作逻辑电路图 检查电路能否自启动 电子技术教案 第十六单元 时序逻辑电路 156 192 173 可见无效态均能回到有效态 电路能自启动 2 同步十进制减计数器 同步十进制减计数器 计数器状态图 选择触发器 求时钟方程 输出方程 状态方程 选择 4 个后沿触发的 JK 触发器 计数器同步工作 所以 CP0 CP1 CP2 CP3 CP 由 B 的卡诺图得到输出方程 nnnn QQQQB 0123 由电路次态卡诺图得到触发器次态卡图 进而得到状态方程 nn QQ 0 1 0 nnnnnnnnn QQQQQQQQQ 01012013 1 1 nnnnnnn QQQQQQ 021203 1 2 Q nnnnnnn QQQQQQQ 030123 1 3 求驱动方程 JK 触发器特征方程为 nnn QKQJQ 1 变换触发器状态方程 使之与 JK 触发器特征方程一致 nnn QQQ 00 1 0 11 nnnnnnn QQQQQQQ 303012 1 3 nnnnnnnnnnnn nnnnnnnnnnnnnn QQQQQQQQQQ Q Q QQQQ Q QQQQ QQQ QQ 101023101023 1010231010203 1 1 nnnnnn nnnnnnnnnnnnnnnnn QQQQQQ QQQQQQQQQ QQ Q QQ QQQ 001203 0230012030012203 1 2 其中是约束项 可去掉 nnnnnnnnnnn QQQQQQQQQQQ 01230123023 从而有 J0 K0 1 nnn QQQJ 0231 n QK 01 nnQ QJ 032 nnQ QK 012 nnn QQQJ 0123 n QK 03 作逻辑电路图 电子技术教案 第十六单元 时序逻辑电路 156 192 174 检查电路能否自启动 可见无效态均能回到有效态 电路能自启动 3 同步十进制加减可逆计数器 同步十进制加减可逆计数器 将加减计数器合二为一 增加可逆控制端 X 其中 X 0 作加法计数 X 1 作减法计数 具体 构成如下 CP0 CP1 CP2 CP3 CP nnnnnn QQQQXQQXC B 012303 J0 K0 1 nnnnn QQQXQQXJ 023031 nn QXQXK 001 nnnn QXQQQXJ 03012 nnnn QQXQQXK 01012 nnnnnn QQQXQQQXJ 0120123 nn QXQXK 003 如此 即可连成同步十进制加减可逆计数器 4 集成同步十进制计数器 集成同步十进制计数器 如集成同步十进制加法计数器 74160 74LS160 74162 74LS162 CC4518 等 集成同步十 进制可逆计数器 74192 74LS192 74168 74LS168 74190 74LS190 CC4510 CC40192 等 6 N 进制计数器进制计数器 获得 N 进制计数器有两种方法 用触发器和逻辑门进行设计 如前所述 用集成计数器 一般多用集成二进制计数器 变换而成 前一种方法类似十进制计数器 不再叙述 用集成计数器构成 N 进制计数器的关键在于状态归零 取决于预置端的连接方式 集成二 进制计数器分为异步预置 预置信号是优先的 无论任意时刻 只要预置信号作用时 其它信号 都不起作用 计数器处于预置状态 当预置信号撤消 其它信号再起作用 计数器处于计数或保 持状态 和同步预置 预置信号受时钟脉冲 CP 控制 预置信号加上 在 CP 脉冲到来时 多为 上升沿 计数器处于预置状态 除 CP 以外的其它信号都不起作用 当预置信号撤消 其它信 电子技术教案 第十六单元 时序逻辑电路 156 192 175 号再起作用 计数器处于计数或保持工作状态 两种情况 1 用同步清零端或同步置数端构成 用同步清零端或同步置数端构成 N 进制计数器进制计数器 首先写出状态 SN 1的二进制代码 再写出归零逻辑式 进而连成电路 例 74163 构成 12 进制计数器 74163 是同步计数器 其中 为同步清零端 低电平有效 为同步并行置数端 低CRLD 电平有效 1 CTP CTT 1 时计数 1 CTP CTT 0 时保持 进位CRLDCRLD 输出 CO 有所区别 74163 逻辑逻辑功能 输 入输 出 CTP CTT CP D0 D1 D2 D3CRLD 1n 0 Q 1n 0 Q 1n 0 Q 1n 0 Q CO 注 0 1 0 d0 d1 d2 d3 1 0 d0 d1 d2 d3 1 0 d0 d1 d2 d3 1 0 d0 d1 d2 d3 0 0 0 0 d0 d1 d2 d3 计 数 保 持 保 持 0 n 0 n 1 n 2 n 3T QQQQCT n 0 n 1 n 2 n 3 QQQQ n 0 n 1 n 2 n 3T QQQQCT 0 清零 置数 计数 保持 保持 S12 1 S11的二进制代码为 1011 归零逻辑式为或 nnn QQQ 013 1 3 0 QCR 其中 为计数器处于 SN 1状态时状态为 1 的各触发器 Q 的乘 nnn QQQ 013 1 3 0 QLD 1 1 N 0 Q 积 电路如下 2 用异步清零端或异步置数端构成 用异步清零端或异步置数端构成 N 进制计数器进制计数器 首先写出状态 SN的二进制代码 再写出归零逻辑式 进而连成电路 例 74197 构成 12 进制计数器 电子技术教案 第十六单元 时序逻辑电路 156 192 176 74197 是二 八 十六进制异步计数器 由 CP0 CP1不同的连接方法决定 其中 CP1接 Q0 CP0作为时钟脉冲端时 74197 位 16 进制计数器 74197 逻辑逻辑功能 输 入输 出 CT CP D0 D1 D2 D3CRLD 1n 0 Q 1n 0 Q 1n 0 Q 1n 0 Q 注 0 1 0 d0 d1 d2 d3 1 1 0 0 0 0 d0 d1 d2 d3 计 数 清零 置数 计数 为异步清零端 低电平有效 CT 为计数置数控制端 CT 0 时异步置数 CT CRLDLD 1 时计数 LD S12的二进制代码为 1100 归零逻辑式为获 nnQ Q 23 1 3 0 QCR nnQ QCT 23 1 3 0 QLD 电路如下 3 用异步清零端 同步置数端构成 用异步清零端 同步置数端构成 N 进制计数器进制计数器 分别写出 SN SN 1的二进制代码 再写出归零逻辑式 进而连成电路 例 74161 构成 12 进制计数器 74161 是十六进制异步计数器 采用异步清零 同步置数工作方式 为异步清零端 低电平有效 为同步置数端 低电平有效 CRLD S12的二进制代码为 1100 归零逻辑式为 nnQ Q 23 1 3 0 QCR 电子技术教案 第十六单元 时序逻辑电路 156 192 177 S11的二进制代码为 1011 归零逻辑式为 nnn QQQ 013 1 3 0 QLD 输 入输 出 CTP CTT CP D0 D1 D2 D3CR LD 1n 0 Q 1n 0 Q 1n 0 Q 1n 0 Q CO 注 0 1 0 d0 d1 d2 d3 1 0 d0 d1 d2 d3 1 0 d0 d1 d2 d3 1 0 d0 d1 d2 d3 0 0 0 0 d0 d1 d2 d3 计 数 保 持 保 持 0 n 0 n 1 n 2 n 3T QQQQCT n 0 n 1 n 2 n 3 QQQQ n 0 n 1 n 2 n 3T QQQQCT 0 清零 置数 计数 保持 保持 电路如下 4 进一步提高归零可靠性的办法 进一步提高归零可靠性的办法 在上述两种清零方式中 但清零端或置数端时间较短 瞬间完成 可能会造成个别触发器来 不及清零 造成逻辑混乱 为此 增加基本 RS 触发器来延长清零时间 以保证可靠清零 例 74161 构成 12 进制计数器 G1 G2构成基本 RS 触发器 当归零信号 G 1 时 无论 CP 如何 均有 0 1 对QQ 计数无影响 当归零信号 G 0 时 CP 上升沿后 CP 1 期间 立即有 1 0 计数器处QQ 电子技术教案 第十六单元 时序逻辑电路 156 192 178 于零状态 并且 1 0 会一直保持到 CP 下降沿到来 保证有足够的置零时间 QQ 5 计数器的扩展 计数器的扩展 将多个计数器连接 可扩大计数容量 把一个 N1进制和 N2进制计数器连接 可获得 N N1 N2进制计数器 五 寄存器五 寄存器 用来存放数据的部件 触发器可存放 1 位二进制数 寄存器则是将多个触发器联接起来 以存放多位二进制数据 因为计算机等存储器内部存储的都是一系列二进制数 实为各种符号 如字母 数字 汉字等 的代码 寄存器大多由 D 触发器构成 跟据工作情况 分为数码寄存器移位寄存器两大类 1 基本寄存器 基本寄存器 1 数码寄存器 数码寄存器 一次完成清零 寄存工作 如图所示为 4 位寄存器 待存数据自 D3D2D1D0端输入 积存控制端的高脉冲控制寄存器完成寄存工作 单拍寄存 无论寄存器中原来是否存有数据 新数据将其充走 D3D2D1D0撤出后 数据仍存储在寄存器中 可由 Q3Q2Q1Q0端取出得到所存储的数据 这种工作方式称为并行输入 并行输出方式 2 集成锁存 寄存 器 集成锁存 寄存 器 1 双 双 4 位锁存器位锁存器 74116 为清 0 端 为送数控制端 D3 D2 D1 D0为送数端 CR A LE B LE 电子技术教案 第十六单元 时序逻辑电路 156 192 179 逻辑功能表 输 入输 出 D3 D2 D1 D0CR A LE B LE 1n 3 Q 1n 2 Q 1n 1 Q 1n 0 Q 说 明 0 1 0 d3 d2 d1 d0 1 1 0 0 0 0 d3 d2 d1 d0 保 持 清 0 送 数 保 持 2 4 4 寄存器阵列寄存器阵列 74170 内部可存放 4 个字 W3 W W1 W0 从 D3 D2 D1 D0端 送数 写入 Write 每个 字长为 4 位 从 Q3 Q2 Q1 Q0 读数 读出 Read 容量为 4 4 16bits 为写入控制端 AW1 AW0为写入地址端 为读出控制端 AR1 AR0为读出地址 W EN R EN 端 为清 0 端 为送数控制端 D3 D2 D1 D0为送数端 CR A LE B LE 逻辑功能表 控 制数据输出 AW1 AW0 W ENAR1 AR0 R EN D3D2D1D0端数 据 d3 d2 d1 d0写入 1n 3 Q 1n 2 Q 1n 1 Q 1n 0 Q 说 明 0 0 0 0 1 0 1 0 0 1 1 0 1 1 1 1 1 1 写入 W0 写入 W1 写入 W2 写入 W3 保 持 数据写入 W0 数据写入 W1 数据写入 W2 数据写入 W3 写入被禁止 1 1 1 1 1 0 0 0 0 1 0 1 0 0 1 1 0 1 W0数据输出 W1数据输出 W2数据输出 W3数据输出 保 持 W0数据输出 W1数据输出 W2数据输出 W3数据输出读 出被禁止 电子技术教案 第十六单元 时序逻辑电路 156 192 180 2 移位寄存器 移位寄存器 数据采用串行输入 用 4 拍来寄存 1 右移寄存器 右移寄存器 首先清零 4 位待存数据由 串行输入 端分别做 4 次单数据输入 每次输入进行一次寄存 共 来 4 个高脉冲 则该数据向右移动 共进行 4 次移位寄存 数据向右移动 4 次 完成 4 位数据 的寄存 假设 D3D2 D1D0 1 0 0 1 每次移动寄存情况如下 已清零 寄存次数 高脉冲个数 N串 行 输 入 DQ3 Q2 Q1 Q0 000 0 0 0 11 D0 1 0 0 0 20 D1 0 1 0 0 30 D2 0 0 1 0 41 D3 1 0 0 1 寄存完毕 可由并行输出端口一次取出数据 也可由串行输出端口分 4 次取出数据 串行输 出同样由 移位寄存 端来控制进行 如下 寄存高脉冲个数 N串 行 输 出Q3 Q2 Q1 Q0 01 D0 1 0 0 1 10 D1 0 1 0 0 20 D2 0 0 1 0 31 D3 0 0 0 1 2 左移寄存器 左移寄存器 将右移寄存器反过来联接即可 电子技术教案 第十六单元 时序逻辑电路 156 192 181 寄存工作情况 假设 D3D2D1D0 1 1 0 1 寄存次数 高脉冲个数 N串 行 输 入 DQ3 Q2 Q1 Q0 000 0 0 0 11 D3 0 0 0 1 21 D2 0 0 1 1 30 D1 0 1 1 0 41 D0 1 1 0 1 取数时同样可采取并行输出及串行输出两种方式 移位寄存器还可实现数的乘除法运算 左移一次就对所存数进行一次乘 2 运算 右移一次 除 2 运算 3 双向移位寄存器 双向移位寄存器 可方便地进行左移 右移及数码寄存 不移 工作 3 集成寄存器 集成寄存器 8 位单向移位寄存器位单向移位寄存器 74164 4 位双向移位寄存器位双向移位寄存器 74LS194 位双向移位寄存器 位双向移位寄存器 T1194 等等 电子技术教案 第十六单元 时序逻辑电路 156 192 182 为清 0 端 为送数端 在 CP 控制下将所送数 D 移位寄存 CR SBSA DDD 4 移位寄存器型计数器 移位寄存器型计数器 将移位寄存器的输出以一定方式馈送到串行输入端 可循环计数工作 1 环形计数器 环形计数器 m 位环型计数器构成特点 n m QD 10 将移位寄存器的最高位输出直接连接到串行输入端 状态图为 将第一个循环当作有效循环 其他选环当作无效循环 该电路不能自启动 工作之前 应使电路处于四个有效状态中的一个 若某时可电路处于无 效态 必须停止工作 然后再让电路回到有效态 该类计数器状态利用率低 m 个循环状态需要 m 个触发器 2 扭形计数器 扭形计数器 m 位扭型计数器构成特点 n m QD 10 将移位寄存器的最高位输出直接连接到串行输入端 电子技术教案 第十六单元 时序逻辑电路 156 192 183 从状态图看出 状态利用率提高一倍 该电路不能自启动 改变电路可以自启动 3 最大长度移位寄存器型计数器 最大长度移位寄存器型计数器 m 位移位寄存器构成的计数器计数模最大为 2m 1 构成规律如下 移位寄存器位数 m连接规律 3 或 n 1 n 20 QQD n 0 n 20 QQD 4 或 n 2 n 30 QQD n 0 n 30 QQD 5 或 n 2 n 40 QQD n 1 n 40 QQD 6 或 n 4 n 50 QQD n 0 n 50 QQD 7 或 n 5 n 60 QQD n 0 n 60 QQD 8 或 n 3 n 4 n 5 n 70 QQQQD n 1 n 2 n 3 n 70 QQQQD 9 或 n 4 n 80 QQD n 3 n 80 QQD 10 或 n 6 n 90 QQD n 2 n 90 QQD 11 或 n 8 n 100 QQD n 1 n 100 QQD 12 或 n 5 n 7 n 10 n 110 QQQQD n 0 n 3 n 5 n 110 QQQQD 3 位最大长度移位寄存器型计数器如下 电子技术教案 第十六单元 时序逻辑电路 156 192 184 状态图 修改电路可自启动 五 可编程计数器五 可编程计数器 适当集成计数器的预置端 编程 可方便构成各种进制计数器 将比较器和集成计数器结合起来 也可构成各种进制计数器 利用 4 位比较器 CC14585 和 4 位集成计数器 CC40161 异步清零 同步置数 如下连接 可构成 A A3A2A1A0 进制计数器 且改变 A 的数值 可方便改变计数进制 编程 A A3A2A1A0为编程计数模 当计数状态 Q3Q2Q1Q0 A3A2A1A0时 0 计数器归零 从LD 而实现 A 进制计数 六 半导体存储器六 半导体存储器 电子技术教案 第十六单元 时序逻辑电路 156 192 185 1 只读存储器 只读存储器 ROM 只读存贮器 Read Only Memory 简称 ROM 是一种只能读出的存储器 根据写入方式的不同 分为掩模 ROM 可编程 ROM PROM 和可擦除 ROM EPROM 三类 1 ROM 方框图方框图 ROM 是一种 n 位地址输入 An 1 An 2 A1 A0 b 位数据 Db 1Db 2 D1D0的组合逻辑 电路 2 内部示意图 内部示意图 n 位地址码 An 1An 2 A1A0经地址译码器译码后 产生 2n个数据单元地址 1 2 n W W1 W0 2n个 Wi又叫字线 每个存储单元均存有 b 位数据 到底哪个单元的数据会出现 2 2 n W 在数据输出端 完全由输入的地址码 An 1 A1A0决定 例如 An 1 A1A0 000 01 此时地址译码 器输出的地址是 W1 1 选中的是第 1 单元 使该单元的 b 位数据出现在输出端 3 逻辑结构示意图 为方便画出中大规模集成电路逻辑图 多输入端与门 或门常采用简略画法 其中 带有实点的为硬连接 带有 号的为编程连接 不带符号者为不连接 于是 某 2n b 位 ROM 的逻辑示意图可画为 电子技术教案 第十六单元 时序逻辑电路 156 192 186 或门阵列中有 b 个或门 每一个或门的输出都是输入变量若干个最小项构成的标准与或表达 式 12 10 n mmmZ ii mmmZ 101 12 101 n mmmmZ ib 当然 对于 Zi的连接组合形式不同 存储的数据也不同 ROM 实际上是一种大规模的组合逻辑电路 实际上是一种大规模的组合逻辑电路 3 ROM 基本工作原理基本工作原理 下图所示为二极管与门和或门构成的 4 4 位 ROM 电路 其表达式及真值表为 W0 m0 Error 1Error 0 W1 m1 Error 1A0 W2 m2 A1Error 0 W3 m3 A1A0 D0 W0 W2 m0 m2 Error 1Error 0 A1Error 0 Error 0 D1 W1 W2 W3 m1 m2 m3 Error 1A0 A1Error 0 A1A0 A0 A1 D2 W0 W2 W3 m0 m2 m3 Error 1Error 0 A1Error 0 A1A0 Error 0 A1 D3 W1 W3 m1 m3 Error 1A0 A1A0 A0 A1 A0D3 D2 D1 D0 0 0 0 1 1 0 1 0 0 1 0 1 1 0 1 0 0 1 1 1 1 1 1 0 电子技术教案 第十六单元 时序逻辑电路 156 192 187 真值表的意义即可从存储器的角度理解 也可从函数发生器的角度理解 从存储器的角度理解 从存储器的角度理解 00 地址中存放的是数据 0101 01 地址中存放的是数据 1010 10 地址中存放的是数据 0111 11 地址中存放的是数据 1110 与门阵列连接方式是不变的 或门阵列中与门阵列连接方式是不变的 或门阵列中 Di的不同连接方式 决定了第的不同连接方式 决定了第 i 单元中存放的数据单元中存放的数据 不同 换言之 或门阵列中不同 换言之 或门阵列中 Di连接方式不同 存储的数据也不同连接方式不同 存储的数据也不同 这由使用者根据实际而自行这由使用者根据实际而自行 决定 决定 从函数发生器的角度理解 从函数发生器的角度理解 A1 A0是两个输入变量 D3 D2 D1 D0是 4 个输出函数 标准与或表达式 与门阵列连接方式是不变的 或门阵列中与门阵列连接方式是不变的 或门阵列中 Di的不同连接方式 对应着不同的逻辑函数 的不同连接方式 对应着不同的逻辑函数 2 随机存储器 随机存储器 RAM 随机存储器 RAM 是由大量基本寄存器构成的大规模集成电路 可随机读写数据 但一旦停 电 所存储数据便全部丢失 1 RAM 结构结构 电子技术教案 第十六单元 时序逻辑电路 156 192 188 地址译码器地址译码器 每个存储单元都对应有一个确定的地址 每次读 写时只能访问一个指定地址的存储单元 根 据地址码的输入 地址译码器相应的某根地址线上出现信号 控制被选中地址的存储单元进行读 写 读读 写控制写控制 读 写控制端根据高低电平控制读或者写 有的 RAM 的读 写控制端分为读与写两根线 输入输入 输出输出 RAM 通过输入 输出端与 CPU 交换信息 由读 写控制端控制该端进行输入 写 或输出 读 输入 输出端的个数由存储数据的位数决定 有的 RAM 的输入 输出端是分开的 片选片选 为提高存储量 常把许多 RAM 组装在一起 CPU 访问存储器时 根据片选信号 一次只与 某片或某几片 RAM 来往 存储矩阵存储矩阵 RAM 中的存储单元排列成矩阵形式 如 1024 1 位 RAM 排成 32 32 矩阵 每一矩阵由确 定的行地置和列地址 其中行地址由 5 位行地址码控制 共 32 根行地址输出 列地址由 5 位列 地址码控制 共 32 根列地址输出 电子技术教案 第十六单元 时序逻辑电路 156 192 189 2 RAM 存储单元存储单元 分为双极性 三极管 和单极性 MOS 管 两类 具体参见教材 P332 3 RAM 容量扩展容量扩展 许多片 RAM 组合起来进行容量扩展 位扩展 如图 4 片 1024 1 位 RAM 扩展成的 1024 4 位 RAM 只需将 4 个 RAM 的地址线 读写 线和片选线分别并联即可 字扩展 如图 4 片 256 8 RAM 扩展成的 1024 8 RAM 只需将 4 个 RAM 的读写线 地址线 A0 A7分别并联 高位地址 A8 A9经译码送至各片的片选端 电子技术教案 第十六单元 时序逻辑电路 156 192 190 七 可编程逻辑器件 七 可编程逻辑器件 PLD 可编程逻辑器件由与门阵列和或门阵列构成 通过编程 实现不同的与门 或门连接 1 PLD 发展及分类发展及分类 PLD 内部只有一部分是可编程的 根据编程情况分类如下 分 类与阵列或阵列输出电路出现年代 可编程只读存储器 PROM固 定可编程固 定70 年代初 可编程逻辑阵列 PLA可编程可编程固 定70 年代中 可编程阵列逻辑 PAL可编程固 定固 定70 年代末 通用阵列逻辑 GLA可编程固 定可组态80 年代初 2 PLD 逻辑电路逻辑电路 1 可编程只读存储器 可编程只读存储器 PROM 与阵列固定 或阵列可编程 但或阵列是采用烧断熔丝进行编程的 因此编程后不可再改变 如下图所示容量为 8 16 的 PROM 2 可擦可编程只读存储器 可擦可编程只读存储器 EPROM 与 PROM 不同的是 EPROM 具有可擦除功能 不再采用烧断熔丝编程 而是利用紫外线进 行擦除 因此 可反复编程 3 可编程阵列逻辑 可编程阵列逻辑 PAL 该 PLD 与阵列可编程 或阵列固定 也是采用烧断熔丝进行编程的 电子技术教案 第十六单元 时序逻辑电路 156 192 191 4 可编程逻辑阵列 可编程逻辑阵列 PLA 与 PROM 不同的是 PLA 中的与阵列和或阵列均可编程 使用起来非常方便 也是采用烧断 熔丝进行编程的 5 通用阵列逻辑器件 通用阵列逻辑器件 GAL 继承了 PLD 与 或结构 但采用 输出逻辑宏单元 GAL 具有可擦除 可重新编程 可重新 组合等特点 3 PLD 实现逻辑函数实现逻辑函数 利用 PLD 可实现多种逻辑功能 例 实现多输出函数 Y1 A B C D 2 5 8 Y2 A B C D 3 6 9 Y3 A B C D 4 8 12 Y4 A B C D 1 5 9 11 15 电子技术教案 第十六单元 时序逻辑电路 156 192 192 4