EDA课程设计——交通灯

1 郑州航空工业管理学院 EDA 技术及应用 课程设计报告 11 届 通信 专业 1113074 班级 题 目 交通灯控制器 姓 名 学号 指导教师 张松炜 赵成 邸金红 马鹏阁 同组同学 201 3 年 07 月 09 日 2 目录目录 一 任 务 书 2 1 设计要求 2 2 其他要求 2 二 设计方案规划 3 1 功能划分与模块划分 3 2 输入与输出总电路 3 3 各功能或各模块的功能细分 4 三 各模块的实现方法 4 四 元件清单 10 五 模块的编写 10 六 调试过程 13 七 实验中出现的问题 13 八 课程设计体会与总结 14 九 主要参考文献 15 十 附录 16 3 一一 任务书任务书 1 设计要求设计要求 1 主干道通行 红灯 主干道有车 24 秒 支路红灯 数码 管事实显示倒计时的秒 秒计时的频率为 1Hz 2 主干道缓冲 黄灯 6 秒 不显示计数 秒计时的频率为 1HZ 3 支路通行 绿灯 20 秒 主干道红灯 数码管事实显示倒 计时的秒 秒计时的频率为 1Hz 4 支路缓冲 黄灯 6 秒 不显示 秒计时的频率为 1HZ 数码管采用动态显示 2 其他要求其他要求 1 晶振为 12 MHz 2 采用 CPLD 器件为 ALTERA 的 EPM7064SL 44 3 采用数码管显示 二二 设计方案规划设计方案规划 1 功能划分与模块划分功能划分与模块划分 本程序由分频器 数码管动态显示程序 计数器 灯转换控制电路 实现 可以大致分为 4 个模块或者 4 个过程语句实现 4 第一部分实现分频功能 第二部分实现数码管动态显示功能 第三 部分实现路灯控制以及计时功能 2 输入与输出输入与输出总电路总电路 input clk 一个 时钟输入 输出一共 18 个 output 7 0 seg 控制数码管显示数据 output 3 0 dig 控制 4 个数码管的输出 高 2 位输出支路计 时 低 2 位输出主干路计时 output 5 0 led 控制着主干路和支路的 6 个灯 3 各功能或各模块的功能细分各功能或各模块的功能细分 本程序主要由 4 个 always 过程块实现 其中第一个 always 块实现 分频功能 if count 24 d12000000 代表晶振为 12MHZ 第二个和 第三个 always 过程块实现数码管动态扫描 用来将最终的结果显示 到对应的数码管上 其中第二个 always 块的第一个 case 选择扫描 5 显示数据 第二个 case 选择数码管显示位 第三个 always 块主要 用来完成 7 段译码 第四个 always 块用来处理交通灯的计时 灯转 换过程 是本程序的主要部分 其功能影响本程序的准确性 计数 大致如图 绿灯黄灯红灯 主干路 24s6s26s 支 路 20s6s30s 三三 各模块的实现方法各模块的实现方法 顶层模块主电路 6 第一个 always 过程块实现分频 可以用一个 12MHZ 分频器来实 现 其中 sec 为分频器的输出端 以后调用 sec 实现分频功能 count 为计数寄存器 用来计数 12M 每计 12M 个数后就将 sec 取反 用来表示分频结果 晶振与电容 晶振为电路提供 12MHZ 的主频 主要芯片 7 CPLD 是复杂可编程逻辑器件 本设计采用 EPM7064AEL144 7N 为主控制器件 输入程序 实现对秒表的控制 晶振为 12MHZ 第二个 always 块用来显示数码管动态扫描 将 miao 定义为输 入要显示的数据 第一个 case count 16 15 选择扫描显示数据 第二个 case count 16 15 选择数码管显示位 两位可以有 4 种 选择 0 1 2 3 分别对应 4 种不同状态 第三个 always 块用来七段数码管译码 这里是共阳极数码管 seg r 8 hff 代表什么都不显示 数码管低两位用来计数主干路 高两位用来计数支路 动态数码管显示 通过 com 位选端和 LED 段 选端的控制来显数字 8 第四个 always 块用来实现路灯控制以及计数 其中 if flag 0 代表主干路 if f2 0 代表支路 leden 6 bXXXXXX 代表要显示的灯 这里用 led 代替实际交通灯 led1 led2 led3 分别代表主干绿灯 黄灯 红灯 led4 led5 led6 分别代表支路 绿灯 黄灯 红灯 miao x y 4 hf 可以用来表示一种计数状态 满足这种状态时可以改变灯的颜色以及计数时间 LED 灯显示电路 9 电路中低电压点亮 LED 灯 10 四四 元件清单元件清单 显示数码管 电阻 芯片插口 开关 连接线 电路板 电容 三 极管 蜂鸣器 LED 灯 五五 模块的编写 详见附录二 模块的编写 详见附录二 1 分频模块 always posedge clk begin count count 1 b1 if count 24 d12000000 begin count 24 b0 sec sec end end 2 数码管动态扫描模块 always posedge clk begin case count 16 14 3 d3 disp dat miao 3 0 11 3 d7 disp dat miao 11 8 endcase case count 16 14 3 d3 dig r 8 b11101111 选择第四个数码管显示 3 d7 dig r 8 b11111110 选择第八个数码管显示 endcase end always posedge clk begin case disp dat 4 h0 seg r 8 hc0 4 h9 seg r 8 h90 default seg r 8 hff endcase end 3 计时及灯显示模块 always negedge sec begin if flag 0 begin 12 miao 3 0 miao 3 0 1 if miao 3 0 4 hf begin miao 7 0 8 h6 leden 5 b01111 flag 1 0 4 h1 end end else if flag 1 0 4 h1 if f2 0 begin miao 11 8 miao 11 8 1 if miao 11 8 4 hf begin miao 15 8 8 h9 f2 1 0 4 h1 end end else f2 1 0 4 h0 end 13 六六 调试过程调试过程 刚开始时 由于对软件不熟悉 我们遇见很多问题 比如程序的编 译 有时明明编译通过但没有下载文件 后来经验证发现原来该软 件经破解后才可以生成 pof 和 sof 文件用来下载 有时程序自己看 没有问题 但一编译就发现问题 其实是我的 EDA 水平较低 后来 有所改进 在调试过程中 经常遇见诸如顶层文件设置错误 有时是顶层文件 重名 有时是顶层文件模块名定义错误 另外 我们甚至有一次没有定义高阻就下载到试验箱上 还好没有 事 还有 我们经常把 FPGA 和 CPLD 管脚弄混 结果下载不进去 老是 提示有错 还有 那个晶振我们一开始没有注意 结果分频用的是一个导致在 CPLD 上状态转换太慢 我们由于心急错过了很多正确的结果 七七 实验中出现的问题实验中出现的问题 1 试验箱上数码管计数与 LED 灯显示对不上 数码管显示数据不对 经检查是由于程序的计时模块虽然在理论上没有问题但在试验上由 于实际电子元件的延时问题导致 因此我们组又认真的改动源程序 增加延时功能 使数码管显示与灯的显示基本一致 2 数码管显示一周期后数据出现错误 主干道和支路数据严重脱节 14 经我们小组认真研究发现是程序中的一些计时的初始状态不对 我 们反复修改并试验终于实现了功能 3 下载文件太大 下载不进电路板的芯片里 由于所给芯片 EPM7064SL 44 内存仅为 64kb 大小 而我们的 pof 文件刚开始是一 百多 kb 经过我们优化和改进程序 终于下载到电路板内基本实现 所要求的功能 4 在 FPGA 和 CPLD 上的灯显示有问题 由于 FPGA 和 CPLD 一个共阴 极 一个共阳极 导致我们刚开始没注意 结果发生很多次失误 后来意识到这一点我们在 LED 灯的驱动程序上经过 处理结果 就与要求近似符合 再后来我们反复修改终于把问题大致解决 5 有时候由于反复试验结果都不对我们甚至想放弃当前的设计思路 但在我们组的仔细思考和一种坚持就是胜利的信念下我们证明了虽 然我们没有这方面的天赋但我们通过自己的努力一样可以得到我们 想要的结局 八八 课程设计体会与总结课程设计体会与总结 通过这次 EDA 课程设计的学习与应用 我基本了解了 技 术的相关应用 也掌握的 EDA 设计的相关软件 Quartus 5 0 的最基 础的使用方法 丰富了我的设计手段 在上机操作过程中 刚开始遇到了很多困难 对软件的不熟悉 以及对原理掌握的不透彻 使得在刚开始的时候举步维艰 经过后 来的练习以及与同学的交流 使得课程设计得以顺利的进行 虽然 15 没有把实验做到最好 最起码我们没有放弃 它使我们的骄傲 相 信以后我们会以更加积极的态度对待我们的学习 对待我们的生活 我们会更加努力 努力的去弥补自己的缺点 去发展自己的优点 去充实自己 享受过程 而不是结果 认真对待每一件事 珍惜每 一分每一秒 学到最多的知识和方法 锻炼自己的能力 同时我也 明白了团队的重要性 也更加明白只有将理论与实际相结合才能使 自己的能力得到更加充分的发挥 这次的学习开阔了我的视野 使我了解了更多的专业方面的实 际应用 以及在专业方面的发展方向等 在与老师与同学的交流过 程中 互动学习 将知识融会贯通 九九 主要参考文献主要参考文献 1 潘松 黄继业 2009 EDA 技术使用教程第四版 北京 科学出版社 2 潘松 黄继业 陈龙 2009 EDA 技术与 VerilongHDL 北京 清华 大学出版社 3 王金明 杨吉斌 2002 数字系统设计与 VerilongHDL 北京电子工 业出版社 16 十十 附录附录 附录一附录一 源程序源程序 module ds clk led dig seg 输入 input clk output 7 0 seg output 3 0 dig output 5 0 led 定义变量 reg 24 0 count reg 15 0 miao reg 5 0 leden reg 7 0 seg r reg 3 0 dig r disp dat reg sec num reg 1 0 flag f2 assign dig dig r assign seg seg r assign led leden 秒产生信号 always posedge clk begin count count 1 b1 if count 24 d12000000 17 begin count 25 b0 sec sec end end 数码管动态扫描 always posedge clk begin case count 16 15 0 disp dat miao 3 0 1 disp dat miao 7 4 2 disp dat miao 11 8 3 disp dat miao 15 12 endcase case count 16 15 0 dig r 4 b1110 1 dig r 4 b1101 2 dig r 4 b1011 3 dig r 4 b0111 endcase end always posedge clk begin case disp dat 4 h0 seg r 8 hc0 18 4 h1 seg r 8 hf9 4 h2 seg r 8 ha4 4 h3 seg r 8 hb0 4 h4 seg r 8 h99 4 h5 seg r 8 h92 4 h6 seg r 8 h82 4 h7 seg r 8 hf8 4 h8 seg r 8 h80 4 h9 seg r 8 h90 default seg r 8 hff endcase end always negedge sec begin if flag 0 begin miao 3 0 miao 3 0 1 if miao 3 0 4 hf begin miao 7 0 8 h24 leden 6 b011110 绿红 flag 1 0 4 h1 end end 19 else if flag 1 0 4 h1 begin miao 3 0 miao 3 0 1 b1 if miao 3 0 4 hf begin miao 7 4 miao 7 4 1 b1 if miao 7 4 4 hf begin leden 6 b101110 flag 1 0 4 h2 miao 7 0 8 h05 end else miao 3 0 4 h9 end end else if flag 1 0 4 h2 begin miao 3 0 miao 3 0 1 b1 if miao 3 0 4 hf begin miao 7 4 miao 7 4 1 b1 if miao 7 4 4 hf begin leden 6 b110011 20 flag 1 0 4 h3 miao 7 0 8 h25 end else miao 3 0 4 h9 endend else if flag 1 0 4 h3 延时一秒 begin miao 3 0 miao 3 0 1 b1 if miao 3 0 4 hf begin miao 7 4 miao 7 4 1 b1 if miao 7 4 4 hf begin leden 6 b101110 flag 1 0 4 h0 miao 7 0 8 h24 end else miao 3 0 4 h9 end end else flag 1 0 4 h0 if f2 0 begin 21 miao 11 8 miao 11 8 1 if miao 1