实验七----4选1多路选择器设计实验

实验七实验七 4 4 选选 1 1 多路选择器设计实验多路选择器设计实验 1 实验目的实验目的 进一步熟悉 QuartusII 的 VHDL 文本设计流程 组合电路的设计仿真和测 试 2 2 实验原理实验原理 四选一多路选择器设计时 试分别用 IF THEN 语句 WHEN ELSE 和 CASE 语句的表达方式写出此电路的 VHDL 程序 要求选择控制信号 s1 和 s2 的数据类型为 STD LOGIC 当 s1 0 s0 0 s1 0 s0 1 s1 1 s0 0 和 s1 1 s0 1 时 分别执行 y a y b y c y d 三 程序设计三 程序设计 其示意框图如下 其示意框图如下 其中输入数据端口为 a b c d s1 s2 为控制信号 Y 为输出 令 s0s1 00 时 输出 y a 令 s0s1 01 时 输出 y b 令 s0s1 10 时 输出 y c 令 s0s1 11 时 输出 y d a 输入 b y 数据 c d s0 s1 真值表如下 真值表如下 输入输出 x s0 s1 y a 0 0 a b 0 1 b c 1 0 c 4 选 1 数 据 选 择 器 d 1 1 d 4 VHDLVHDL 仿真实验仿真实验 1 用 IF THEN 语句设计 4 选 1 多路选择器 1 建立文件夹 D alteral EDAzuoye if mux41 启动 QuartusII 软件工作 平台 打开并建立新工程管理窗口 完成创建工程 图 1 利用 New Project Wizard 创建工程 mux41 2 打开文本编辑 NEW VHDL File 相应的输入源程序代码 存盘为 mux41 vhd 图 2 选择编辑文件类型 源程序代码如下 LIBRARY IEEE USE IEEE STD LOGIC 1164 ALL ENTITY mux41 IS PORT a b c d IN STD LOGIC s0 IN STD LOGIC s1 IN STD LOGIC y OUT STD LOGIC END ENTITY mux41 ARCHITECTURE if mux41 OF mux41 IS SIGNAL s0s1 STD LOGIC VECTOR 1 DOWNTO 0 BEGIN s0s1 s0 PROCESS s0s1 a b c d BEGIN IF s0s1 00 THEN y a ELSIF s0s1 01 THEN y b ELSIF s0s1 10 THEN y c ELSE yNetlist Viewers RTL Viewers 命令 即 HDL 的 RTL 级图形观测器 选择好后即自动弹出计数器设计的 RTL 电路 如下 图 图 7 RTL 电路图 2 用 WHEN ELSE 语句设计 4 选 1 多路选择器 1 建立文件夹 D alteral EDAzuoye when mux41 启动 QuartusII 软件工作平 台 打开并建立新工程管理窗口 完成创建工程 图 1 利用 New Project Wizard 创建工程 mux41 2 打开文本编辑 NEW VHDL File 相应的输入源程序代码 存盘为 mux41 vhd 图 2 选择编辑文件类型 源程序代码如下 LIBRARY IEEE USE IEEE STD LOGIC 1164 ALL ENTITY mux41 IS PORT a b c d IN STD LOGIC s0 IN STD LOGIC s1 IN STD LOGIC y OUT STD LOGIC END ENTITY mux41 ARCHITECTURE when mux41 OF mux41 IS SIGNAL s STD LOGIC VECTOR 1 DOWNTO 0 BEGIN s s0 yNetlist Viewers RTL Viewers 命令 即 HDL 的 RTL 级图形观测器 选择好后即自动弹出计数器设计的 RTL 电路 如下 图 图 7 RTL 电路图 3 用 CASE 语句设计 4 选 1 多路选择器 1 建立文件夹 D alteral EDAzuoye case mux41 启动 QuartusII 软件工作平 台 打开并建立新工程管理窗口 完成创建工程 图 1 利用 New Project Wizard 创建工程 mux41 2 打开文本编辑 NEW VHDL File 相应的输入源程序代码 存盘为 mux41 vhd 图 2 选择编辑文件类型 源程序代码如下 LIBRARY IEEE USE IEEE STD LOGIC 1164 ALL ENTITY mux41 IS PORT a b c d IN STD LOGIC s0 IN STD LOGIC s1 IN STD LOGIC y OUT STD LOGIC END ENTITY mux41 ARCHITECTURE case mux41 OF mux41 IS SIGNAL s0s1 STD LOGIC VECTOR 1 DOWNTO 0 BEGIN s0s1yyyyNULL END CASE END PROCESS END ARCHITECTURE case mux41 3 综合运行 检查设计是否正确 图 3 全程编译无错后的报告信息 4 生成 symbol 图 4 生成 symbol 5 建立波形编辑文件进行功能仿真 仿真结果如下图所示 图 5 设置时钟 CLK 的周期 图 6 仿真波形输出报告 从上图时序仿真可以看出 s0s1 00 时 输出 y a s0s1 01 时 输出 y b s0s1 10 时 输出 y c s0