基于ADF4193芯片简介及应用电路设计

本科毕业设计（论文）目 录技术要求3定时特征6绝对最大额定值6引脚配置与函数描述8典型性能品质特性曲线 10概述 12基准输入部分 12射频输入级 13寄存器图 17FRACINT 寄存器(R0) 18MODR 寄存器(R1)19相位寄存器(R2) 21函数寄存器(R3) 21充电泵寄存器(R4) 22下电寄存器(R5) 23多路寄存器(R6) 24设计 24工作例子 25分支机构 25上电初始化 26改变锁相环的频率和相位检查表 27应用 28GSM 本机振荡器 28连接电路 30对集成电路芯片比例封装组件 PCB 设计方针 31外部尺寸 32命令指令 32本科毕业设计（论文）摘 要ADF4193频率合成器可用于实现本机振荡在上变频和下变频部分的无线电接收机和发射机。对基站而言,它的设计目的是为满足GSM/EDGE的松簧时间。它由一低噪声、数字相频检波器（PFD）和一精密充电泵组成。对外部压控振荡器（VCO）来说，还有一差分放大器转换为差动充电泵输出单一终端电压。对N分频器而言，-装置的部分插入器允许可编程模数部分的N分频。另外，位基准（R）计数器和芯片内倍频器允许基准信号（REFIN）频率在PFD的输入。如果合成器被用于外部环路滤波器和一压控振荡器,可用一完全相位锁定环路（PLL）。交换结构确保了锁相环调整内部时间间隙在保护期间，消除了对一次锁相环和隔离开关的需要。这种设计降低了成本、复杂性、保护电路和特性在开关式GSM PLL结构中。关键词:寄存器、程序设计、应用、结构本科毕业设计（论文）AbstractThe ADF4193 frequency synthesizer can be used to implement local oscillators in the up conversion and down conversion sections of wireless receivers and transmitters. Its architecture is specifically designed to meet the GSM/EDGE lock time requirements for base stations. It consists of a low noise, digital phase frequency detector (PFD), and a precision differential charge pump. There is also a differential amplifier to convert the differential charge pump output to a single ended voltage for the external voltage controlled oscillator (VCO). The - based fractional interpolator, working with the N divider, allow programmable modulus fractional-N division. Additionally, the 4-bit reference (R) counter and on-chip frequency douber allows selectable reference signal (REFIN) frequencies at the PFD input. A complete phase-locked loop (PLL) can be implemented if the synthesizer is used with an external loop filter and a VCO. The switching architecture ensures that the PLL settles inside the GSM time slot guard period, removing the need for a second PLL and associated isolation switches. This decreases cost, complexity, PCB area, shielding, and characterization on previous ping-pong GSM PLL architectures .Key words:register、programming、applications、Structure本科毕业设计（论文）低相位噪声、快速调整锁相环频率合成器 ADF4193特点:新颖的、快速调整、部分-N 锁相环结构单片的锁相环代替了开关式合成器0.5 级的相位误差在 2GHZ 的射频输出时数字可编程输出相位 射频输入范围可达 3.5GHZ线串行接口 芯片内置低噪声差动放大器相位噪声灵敏度: -216dBc/Hz环路滤波器设计可使用 ADI simPLL应用:GSM/EDGE 基站PHS 基站 仪器仪表和检测设备功能方块图如下:图 1技术要求：AVDD = DVDD = SDVDD = 3 V 10%, VP1, VP2 = 5 V 10%,VP3 = 5.35 V 5%, AGND = DGND = GND = 0 V, RSET = 2.4 k, dBm referred to 50 , T A = TMIN to TMAX 除非另作说明工作温度范围(B 方案) -40C到 +85C.表1. 本科毕业设计（论文）参数 B方案 单位 测试条件注释RF特性RF输入功率频率（RF IN）0.4/3.5 GHz min/max 参见图21关于输入电路 RF输入灵敏度 10/0 dBm min/max 最大容许的预定标器输出频率1470 MHz max REFIN特性REFIN输入频率 300 MHz max For f 120 MHz, set REF/2 bit = 1. REFIN边缘转换速率 350 V/s min REFIN输入灵敏度 0.7/VDD 0 to VDDV p-p min/max V max AC-coupled. CMOS-compatible. REFIN输入电容 10 pF max REFIN输入电流 100 A max 鉴相器鉴相器频率 26 MHz max 充电泵 . ICP 上下高态值 6.6 mA typ With RSET = 2.4 k. 低态值 104 A typ With RSET = 2.4 k. 绝对精度 5 % typ RSET 范围 1/4 k min/max Nominally RSET = 2.4 k. ICP三态的渗漏 1 nA typ 上/下I CP 匹配 0.1 % typ 0.75 V VCP VP 1.5 V. ICP 比V CP 1 % typ 0.75 V VCP VP 1.5 V. ICP 比温度 1 % typ 0.75 V VCP VP 1.5 V. 差动放大器输入电流 1 nA typ 输出电压范围 1.5/(VP3 0.5) V min/max VCO调谐范围 1.8/(VP3 0.8) V min/max 输出噪声 7 nV/Hz typ 20 kHz offset. 逻辑输入电路VIH,输入高态 1.4 V min VIil输入低态 0.7 V max IINH, IINL，输入电流 1 A max CIN，输入电容 10 pF max 逻辑输出VOH,输出为高态时的电压VDD 0.4 V min IOH = 500 A. 本科毕业设计（论文）VOl输出为低态时的电压0.4 V max IOL = 500 A. 电源供给AVDD 2.7/3.3 V min/V max DVDD AVDD VP1, VP2 4.5/5.5 V min/V max AVDD VP1 ,VP2 5.5 V. VP3 5.0/5.65 V min/V max VP1, VP2 VP3 5.65 V. IDD (AVDD + DVDD + SDVDD) 27 mA max 22 mA typ. IDD (VP1 + VP2) 27 mA max 22 mA typ. IDD (VP3) 30 mA max 24 mA typ. IDD下电 10 A typ SW1, SW2, and SW3 RON (SW1 and SW2) 65 typ RON SW3 90 typ 噪声特性900 MHz Output2 108 dBc/Hz typ 5 kHz offset and 26 MHz PFD frequency. 1800 MHz Output3 102 dBc/Hz typ 5 kHz offset and 13 MHz PFD frequency. Phase Noise Floor4 145 dBc/Hz typ 13 MHz PFD frequency. Phase Noise Figure of Merit5216 dBc/Hz typ VCO output with dither off. 1 预定标置的大小应保证射频输入下降至某一频率也就是小于这个频率的值。2 fREFIN = 26 MHz; fstep = 200 kHz; fRF = 900 MHz; Loop BW = 40 kHz. 3 fREFIN = 13 MHz; fstep = 200 kHz; fRF = 1850 MHz; Loop BW = 60 kHz.相位噪声是符合 EVAL-ADF4193EB1 鉴定管理和 Agilent E5500 相位噪声体系。由测量kHz 用 60 kHz 环路带宽来计算相位噪声，增加差分放大器噪声成分,如果环路带宽减少。定时特征AVDD = DVDD = 3 V 10%, VP1, VP2 = 5 V 10%,VP3 = 5.35 V 5%, AGND = DGND = GND = 0 V, RSET = 2.4 k, dBm referred to 50 , T A = TMIN to TMAX .除非另作说明工作温度(B方案)40C到+85C. 表 2. Paramete Limit (B Version) Unit Test Conditions/Comments 本科毕业设计（论文）r t1 10 ns min LE setup time t2 10 ns min DATA to CLOCK setup time t3 10 ns min DATA to CLOCK hold time t4 15 ns min CLOCK high duration t5 15 ns min CLOCK low duration t6 10 ns min CLOCK to LE setup time t7 15 ns min LE pulse width 图2 时序图绝对最大额定值TA = 25C 除非另作说明表3.Parameter Rating AVDD to GND 0.3 V to +3.6 V AVDD to DVDD, SDVDD 0.3 V to +0.3 V VP to GND 0.3 V to +5.8 V VP to AVDD 0.3 V to +5.8 V Digital I/O Voltage to GND 0.3 V to VDD + 0.3 V Analog I/O Voltage to GND 0.3 V to VP + 0.3 V REFIN, RFIN+, RFIN to GND 0.3 V to VDD + 0.3 V 工业的工作温度范围（B 方案）40C to +85C 存放温度范围 65C to +125C 最高介温 150C 本科毕业设计（论文）LFCSP JA热阻抗（Paddle - Soldered） 27.3C/W 回流焊接最高温度 260C 最高温度周期 40 sec 以上列表强调低于绝对最大额定值可能导致设备的永久性损伤。这是强调收发系统的唯一性和设备的函数运算在这种或任何其他的情况都列在上述表格上，操作的技术要求没有包含在里面。对绝对最大额定值持续时间的适应可影响装置的可靠性。这个设备是一高性能射频集成电路用ESD 20 千赫、则1f 噪音是可以忽略的对锁相环输出阶段噪音的影响。外部环路带宽由差动放大器的噪音 FM 调整那压控振荡器。无源滤波器网络继差动放大器之后、应用电路如图 36 所示、抑制低于压控振荡器噪音的噪声成分从偏移量的 400 千赫并向本科毕业设计（论文）上。这个网络是可以忽略的当在击发间隙也就是旁路的当 sw3 闭合回路是锁定的.图 26.差动放大器方框图MUXOUT 和锁定探测ADF4193 的输出复用器允许用户在集成电路芯片上对交流电进行多样的定心孔。MUXOUT的状态是由 M4- M1 多路传输系统寄存器控制的。图 35 显示完全的真值表.图27 显示 MUX OUT 部分如图示。锁定探测MUXOUT可以被编程来提供一数字锁定探测信号.数字锁定探测是高态有效。它的输出端高态如果存在 40 连续的 PFD 周期数用阳极输入误差小于 15 ns。它处于高态直到一新的沟道出现或直到 PFD 输入端误差超过 30 ns 供应作为其中之一或更多周期数。图 27.MUXOUT 多频电路输入端移位寄存器ADF4193 串行接口部分包括一 24 位输入端移位寄存器。信息是记录 MSB 状态在接通 CLK 上升沿时。移位寄存器的数据是锁定的在八之一的控制寄存器、R0 到R7、接通上升沿的允许锁存（LE）。目的寄存器由三控制位的状态决定（C3, C2 和 C1）在移位寄存器中。三 lsbs 是 db2、db1 和 db0、如图所示定时图。对它们的真值表如表示。图 28 显示寄存器工作的摘要信息。表 5.C3,C2,C1 真值表本科毕业设计（论文）寄存器图FRAC/INT 寄存器(R0)MCD/R 寄存器(R1)相位寄存器(R2)函数寄存器(R3)充电泵寄存器(R4)下电寄存器(R5)本科毕业设计（论文）多路寄存器(R6)测试方式寄存器（R7）图 28FRAC/INT 寄存器(R0)图 29R0、INTFRAC 寄存器、被用来合成器输出端频率. 在后面的 PFD 循环、随着本科毕业设计（论文）给 R0 写入、分频器部分进行整形用 INT 和 FRAC 的初值大小、锁相环自动地进入快速锁定方式；充电泵电流是增加到它的最大值并且保持这个大小直到ICP 断开时间结束，并且开关 sw1、sw2 和 sw3 闭合直到 sw1和 sw3 断开时间结束.一旦全部寄存器已经计划在某期间（见表）、所有这些要求其后编制程序是写入 R0。然而、如设计部分所描写、程序寄存器装置 R1 和 R2 在接通基本信道时是需要的。这个设置是双缓冲器由 R0 写入。这就是指当信息是负荷通过串行接口分别接通各自 R1 和 R2 写循环数、则合成器不是整形对他们的信息直到写入接下来的寄存器 R0。控制位三个 LSBs，C3、C2 和 C1 应各自设置为 0, 0, 0, INT / FRAC 寄存器应选择R0。储备位DB23 是必须预置为 0。8 位 INT 大小这个八位设置 INT 的大小、决定了反馈区域整数部分因素.全部整数大小从 23到 255 是允许的.可参考工作例子部分。12 位 FRAC 大小12 位 FRAC 设置了分数的分子也就是输入到 - 调制器。随着 INT 一起、规定了新的频段以致该合成器接通、如工作例子一节所示。FRAC 大小从 0 到 MOD - 1 覆盖了一频带等于 PFD 基准频率的信道.MODR 寄存器（R1）图 30这个寄存器用来设置 PFD 基准频率和频道步长、它由 PFD 频率除以分数的基本本科毕业设计（论文）单位决定。记录那个 MOD、R 计算器、REF、CP 校正和倍频器启动位是双缓冲器。它们不起作用直到接下来的 R0（FRAC / INT 寄存器）完成之前。控制位MOD/ R 寄存器( R1)设置 C3, C2 和 C1 为 0,0, 1.CP 校正当这一位被设置为 1 时、充电泵电流从它的额定值向上 25%在写给接下来的 R0时. 当这位被设置为 0 时、充电泵电流保持在它的额定值在写入 R0 时。可参考设计部分以获取更多的信息关于这个使用特征.REF设置这一位为 1 嵌入一除以计数触发器在 R 计数器和 PFD 间,它扩展了 REFIN 输入速率极限。预备位预备位 DB21 必须设置为 0。倍频器操作设置这一位为 1 嵌入一倍频器在 REFIN 和 4 位 R 计数器之间.设置这一位为 0 当旁路倍频器时。位射频 R 计数器位射频 R 计数器允许 REFIN 频率被分开下至产生 PFD 的基准时钟。全部整数大小从 1 到 15 是允许的.看工作例子一节.12 位插入器模量对一给定的 PFD 基准频率、分数的模量设置信道等级分辩率在射频输出时。全部整数大小从 13 到 4095 是允许的。工作例子和选择 MOD 值的准则可参考设计一节.相位寄存器（R2）图 3112 位相位相位字设置 - 调制器的值. 它可编程 0 到 MOD 的任何整数值. 当相位字是清除的从 0 到 MOD, VCO 的相位输出在 360/ MOD 等级扫描 360范围内.记录相位位是双缓冲器。它们不起作用直到接下来写给 R0 的 LE 时( FRAC / INT 寄存器)。因此如果要改变压控振荡器的输出频率相位,必须重写 INT 和本科毕业设计（论文）FRAC 大小到 R0、接着写入 R2。部分的 N 锁相环输出能够设置 MOD 的任何一可能的相位偏移对基准而言、在那里报 MOD 是分数的模量。如果希望保持输出一样相位偏移对于基准而言、每次输出的频率是计划的、那么在写给 R0 的间隔必须是 MOD 参考周期的整数倍数。如果希望保持 ADF4193 的两输出相位相干而不必要与公共基准、则就要求保证写给 R0 的两集成电路块是实行一样的参考周期. 在写入 R0 的间隔这种情况不需要 MOD 周期数的整数倍数。预置位预置位 DB15 应设置为 0。函数寄存器（R3）图 32R3 函数寄存器（控制位 0、1、1）只须在初始化序列时设置（表）。CPO 地当 CPO 地是低电平、充电泵输出是内部接地。这是环路滤波器电容器从初始化序列到放电。对于正常操作这位应置于高电平。PFD 极性这一位将应设置为 1 对阳极性，设置为 0 对负极性。预置位预置位 DB15 到 DB6 应设置十六进制密码 007，并且预置位 DB4 应设置为 1。充电泵寄存器（R4）本科毕业设计（论文）图 33预置位DB23 到 DB14 位是预置并且应设置十六进制密码 001 以适合正常操作。位断开时间计数器这些位被用来计划快速锁定断开时间计数器。计数器的时钟脉冲是四分之一PFD 基准频率，因此它们的时间延迟比例与 PFD 频率可参照下列等式：延迟（s）=（断开时间对应大小）（PFD 频率）举个例子：、如果 35 计时器选择（00）与 13 MHzPFD，那么 sw1sw2 将开关在(35 4)/13 MHz = 10.8 s 后。计时器选择这个二地址位选择断开时间与设计相反。记录下 ADF4193 的设置四个断开时间计数器的准确地要求，因此四个写入寄存器要求初始化序列。表给出一 60 kHz 末级带宽 GSM 发送合成器，参考应用部分此处不再叙述。表 6.推荐 GSM 发送本地振荡器的参数在每次写入 R0 时、所有的四个断开时间计数器起动。开关 SW3 闭合直到 SW3 计数器中断。同样地开关 sw1sw2 闭合直到 sw1sw2 计数器中断。当 ICP 计数器中断时、充电泵电流是锯齿形向下从 64到 1在六位二进制等级。最好是sw1sw2 和 sw3 断开时间计数器大小是等于 ICP 断开时间计数器大小加、表6 为所示例子。斩波断开时间计数器是多余的但是应设置为一特征值当时间中断当锁相环路处于宽的带宽方式、例如等于 ICP 定时值的一半。断电寄存器（R5）本科毕业设计（论文）图 34R5 断电寄存器（控制位 1、0、1）可用于软件掉电锁相环和差动放大器. 在电源初始值时,一定有写入 R5 并清除断电位并且写入 R2、R1 和 R0 在 ADF4193 断电之前。断电差动放大器当 DB6 和 DB7 是处于高电平时、差动放大器是使向下。当 DB6 和 DB7 是处于低电平时、正常操作是恢复。断电充电泵调整 DB5 高电平触发充电泵断电及其后结果发生全部有效直流电路是消除、差动放大器除外。和分频计数器必须叙述负载加载状况。充电泵是断电的并且它的输出端在三态模式。数字锁定探测电路是复位的。RFIN输入端是 debiased。基准输入缓冲电路是截止。串行接口保持有源并且能够负载加载寄存器信息。对于正常操作、位 DB5 应调整到 0、后面是写入 R0。CP三态当这位是设置高电平时、充电泵输出是三态的。设置为低位时、充电泵输出恢复操作。计数器复位当这位设置为 1 时、计数器是保持复位。正确操作这位应置 0、后面是写入R0。多路传输系统寄存器（R6）本科毕业设计（论文）图 35C3, C2,和 C1 各自设置为 1, 1, 0,多路传输系统寄存器是工作的。- 高频脉动位 DB13 和 DB12 关断内部调制器不规则地抖动。当 DB13 和 DB12 是设为高电平时、高频脉动是工作的。对于低噪声运算、DB13 和 DB12 应调整为低电平使高频脉动无效。预置位那预置位必须全部设置为 0 进行正常操作。MUXOUT 模式芯片内多路调制器被这些位控制。真值表参见图 35。这个管脚具有识别允许用户从外表看来多样集成电路芯片的定心孔、比如分频器和 INT 分频器输出端。另外、可能记录下断开时间计数器间隔在接通 MUXOUT. 例如,如果 ICP 断开时间计数器被编程 65（同一 26 MHz PFD），那么、接着写 R0、一 10s 脉冲宽度将接通 MUXOUT 管脚。数字锁定检波经由 MUXOUT 管脚生效。程序设计ADF4193 能用一个信道阶跃函数或分离度合成输出功率频率,也就是说一小部分输入基准值频率.因为一个给出定的输入基准值频率和一个输出量的希望值频率阶跃函数,第一个选择使得 PFD 基准频率和调制器.一旦决定期望的输出功率频道,则把 INT 和 FRAC 大小程序设计放在一边.产品实例在 GSM900 接收机系统的实例中,根据需要用 200 千赫兹的信道阶跃函数产生射频输出功率频率.输入端为 104 MHz 基准频率是有效的.当调整 PFD 基准是表示为等式 1 时,调整相关系数分频器.FPFD = REFIN (1+D)/(R (1+T) (1)REFIN =输入基准值频率D =倍频器启动位( 0 or 1)本科毕业设计（论文）R =位相关系数计数器代码(0- 15)T = REF/2 bit (0 or 1)26MHZ 的 PFD 基准频率最大值决定及其后调整程序设计所给的一 值为的相关系数分频器:倍频器启动=0R = 2REF/2 = 1其次那系数决定是否允许部分的 200 kHz 阶跃函数:MOD = 26 MHz / 200 kHz = 130 ( 2)一旦信道阶跃函数定义为以下显示的等式时,怎样把输出功率频道设为程序设计:RFOUT = INT + (FRAC/MOD FPFD (3)RFOUT =期望的 RF 射频输出频率INT =除法的整数部分FRAC =小数部分的分子MOD =小数部分的分母或系数比如: 在 962.4 MHz 的频道是由以下大小的程序设计合成的:INT = 37FRAC = 2支线结构以下部分描述三种不同的支线结构,用一分级的 N 合成器产生,并且,怎样使得ADF4193 能最好的将程序设计减到最少.分级的支线在 ADF4193 中的分级的分数计算器,是一个具有一 MOD 系数的第三方程序 - 调制器(SDM),也就是说可编程序控制器可以是从 13 到 4095 之间的整数值的任何一种.如果高频振动已经启动,则 MOD 的最低限度容许值为 50.SDM 是那些允许由fPFD / MOD 决议的一信道梯级用合成法合成的锁相环输出功率频率 PFD 参考频率(fPFD)的时钟.随着高频振动的关闭,从 - 调制器产生的分层噪声表现为小数的支线.在支线之间的间隔为 fPFD / L,在数字 - 调制器中 L 为重复的编码序列的持续时间.因为第三方程序调制器被用于 ADF4193 依靠于 MOD 的 值重复持续时间,如表所示.表小数带有高频振动断开的支线本科毕业设计（论文）随着高频振动启动,那重复持续时间将延至 221 的循环数.不管 MOD 的值为多少,获得的量化误差的光谱近似于宽带噪声.这个能降低在锁相环输出功率带内的相位噪声,差不多为 10 分贝.所以,为了获得最低的噪音,高频振动断开是最好选择,特别是当末级的回路带宽为足够的低时,即使为最低频率小数的支线,也会使之衰减.在大多数的应用中,使用 ADF4193,能获得较宽的环路带宽范围 .整数边界支线另一个结构为小数的支线产生,包括在 RF 射频压控振荡器频率和基准频率之间的交互作用.当这个频率不是与整数有关时(一个 N 小数合成器的所有的小数点), spur 边带能在一个偏移频率的 VCO 压控振荡器输出能谱输出功率频谱见到,那些相当于在一个基准和压控振荡器频率的整数倍数之间的差频.这个支线由于环路滤波器使之衰减,并且更多的值得注意的是:在那些接近于基准频率的整数倍数的信道上,环路带宽之内产生的差频,从而为整数边界支线的名称.ADF4193 的 8:1 环路带宽开关比率,在大多数的应用中,尽可能地使全部的支线的足够地低电平衰减.ADF4193 的可编程系数和 R 分频器通常能同时防止整数边界信道.这个选择是描述在后面部分。基准支线基准支线通常是不成问题的,在小数的 N 合成器作基准偏置的合成器,有更多的外面环路带宽。然而,任何一种基准联通回路引起的一些旁路问题的结构。这样的机构是芯片内基准开关噪声的低电平的联通线,芯片内基准开关噪声通过RFIN 管脚反馈到 VCO 压控振荡器,导致基准支线电平高达 190 dBc.这个支线能抑制低于110 dBc,由插入足够的反向隔离 .例如：通过在压控振荡器和 RFIN.之间的一个 RF 射频缓冲器 .同时,注意将保证对压控振荡器很好地与输入基准值分离,的 PCB 板布局,避免在 PCB 板上的路线相互联通.上电初始化建议 ADF4193 的上电次序为,第一上电电压为 3 V 电源( AVDD、DVDD, SDVDD),然后是 5 V 电源 ( VP1, VP2, VP3)。其次,必须初始化控制寄存器.建议使用一个 14 步骤的序列,如表 8 描述。表 8. 上电初始化序列本科毕业设计（论文）分频器和计时器装置被用于表 8 中的实例,表 8 是一个产生 104 MHz REFIN 频率的 DCS1800 Tx 合成器 , ADF4193 上电在步骤之后,它接到程序控制通道频率上在步骤 14 之后。改变锁相环的频率和相位检查表一旦那 adf4193 已经初始化 ,全部写寄存器 R0,也就是说要求一个新的输出功率频率的程序. N 分频器被更新 ,使用 INT 值和 FRAC 在下一个 PFD 圆上,遵循 LE边缘在 R0 字锁存器.然而,如后面本节所述,那建立时间和干扰合成器的性能能够由变更 r1 和 r2 寄存器装置按一信道支渠方式是最好的。这个装置是由写 R0 寄存器的双缓冲器.这个意思指,当资料是通过在各自的 R1 和 R2 写循环数时候装填到资料里的,合成器使用它们的资料直到下一个写 R0 寄存器,不被更新.R2 寄存器能用于数位校准,压控振荡器输出功率的相位与那基准边有关。相位能被校准在用 360/ MOD 上方决定的 RF 射频全部的 360范围.大多数的频率合成器的应用压控振荡器输出功率的实际的相位偏移,和基准未知数的基准有关.在这样的应用中,相位调整做最佳化的能力通常 r2 寄存器能够代替,建立时间作为描述在下面部分的表述。相位检查表ADF4193 的快速锁定序列是启动遵循写寄存器 r0.快速锁定计时器是程序设计,以便在锁相环之后有较宽的带宽模式迁入.充电电流被减少,并且环路滤波器电阻器开关被断开,减少了回路带宽。在这个事件发生的的参考周期由预编程断开时间计数器的值决定.可能遵守从那锁相块图形 10 和图形 13,那些锁定时间到终相被那当带宽被减少时的相位摆动支配。一旦那锁相环已经锁定最终频率和相位、在较宽的带宽模式下,这个相位摆动是一样不受 synthesizer 的频率跃变的大小而改变。相位摆动的振幅与通过被断开的环路滤波器的电流有关。N 锁相环的整数,一旦那锁相环已经调整,这个电流为零.N 锁相环的小数电流是迅速平衡 ,但是不同于到下一个的参考周期.取决于从数字 - 调制器的量化误差序贯电路.本科毕业设计（论文）既然 - 调制器全部数字逻辑，在那 PFD 参考频率的时钟、为一 MOD 的给定值.在任何一种注明出处上的实际的量化误差,由那些被用的调制器的 FRAC和相位的值决定,遵循规定写 R0 寄存器.选择一个适当的相位值,相当于选择一个FRAC 值,也就是说程序设计在下写 R0 寄存器的程序设计,在 SW1 / SW2 开关断开时的 PFD 参考周期上的误差电流的大小,并且当带宽被减少为最小值时,从而产生相位摆动.随着高频振动的断开,小数的支线图形由于 SDMs 分层噪声的原因,也取决于被用的调制器的相位.如果产生一相位表格、首先对双缓冲器寄存器 R2 写相位、然后对 R0 写 INT 和 FRAC。避免整数边界信道当程序设计一个新的频率,包括防止整数边界支线写寄存器 R1,有更多的选择权.如果发现整数边界支线也是高电平.选择权将整数边界从那期望信道由改编程序那读出分频器中选择的一个不同的 PFD 频率处移开。例如：、如果 REFIN =104 MHz 和 R =时,为一个 26 MHz 的 PFD 基准和 MOD =130,为 200 200 kHz 步阶,在 910.2 MHz 的频道上,有一个 200 kHz 的整数边界支线,因为它是 200 kHz偏离的 35 26 MHz。用合成法合成替换物路线,这个信道将调整 R = 5,因为一个 20.8 MHz 的 PFD 基准和 MOD = 104 为 200 kHz 步阶.910.2 MHz 信道为此时的MHz, 偏离最近期的整数倍数的 20.8 MHz 和MHz 差频支线,更好地由回路使之衰减。调整双缓冲器位 r1 ( 23)=1(CP 校正）,增加 25%的充电电流、补偿 25%使用转换为 20.8 MHz PFD 频率而增大 N 数.这个保持的常数回路不断变化,并在二 PFD频率之间的跳动建立时间性能。当后跳到 26 MHz 建立信道时,CP 校正位将再一次被确定.寄存器 r1 调整为整数边界支线避免全部双缓冲器和不能变成现行的在集成电路芯片上,直到下一个给寄存器 r 写入所必需的。当程序设计为一个新的频率时,寄存器 r0 将总是写最后的寄存器.串行接口占空系数串行接口占空系数,当设计 r2 或 r1 寄存器没有值得注意的干扰时,对合成器,在它的频谱中,调整相位或降低相位.因此,在 GSM 应用中.它在数据子帧的带电部件期间能被执行。因为,它在程序编制那三寄存器时,仅仅只需 10.2s 电容.r2、r1，和 r0 在 6.5 MHz 的串行接口时钟频率被典型地使用、这个程序设计还可以执行在前保护期间用 LE 边缘针对于在 R0 资料中的锁存器,延迟直到使它的开关频率合。应用一GSM基站本机振荡器图36所示ADF4193被用于一压控振荡器产生本机振荡为一GSM1800的基站。对于GSM,REFIN 信号可以是13 MHz的任何一种整数倍数、主要条件是信号响应速率最少保证350 Vs。dBm、104 MHz输入正弦波显示满足这些条件。推荐参数对于不同的GSMPCSDCS合成器如表9所示。本科毕业设计（论文）表9. 推荐设定参数环带宽和PFD频率60 kHz环路带宽是窄的使锁相环相位噪声衰减和支线要求发送一低电平。一40 kHz带宽对满足GSM900接收单元合成器独特地相位噪声和支线必要条件在800 kHz偏移量来说是必须的。要得到偏移量接收单元最低的分支标准在800 kHz，-调制器应该起动向上至重复取样的比率是可能的。因此对于GSM900接收单元，一 26MHz PFD频率选择MOD =130是必需的对于200千赫等级。既然MOD的值可被二除尽，必然的FRAC信道有部分的100千赫分支。这是由40 kHz环路滤波器衰减的,因此不涉及。然而，60 kHz环路滤波器推荐作发送用途.闭环响应的峰值接近于100 kHz。因此13 MHz PFD和MOD =65，哪个能够避免100 kHz的分支就是最好的选择对于一发送合成器。高频脉动高频脉动中止应选择最低的rms相位误差。预定标器预定标器应该选择为该PCS和DCS频带，预定标器允许N分频器范围低到保证GSM900发送和接收单元频带和26 MHz PFD频率的13 MHz一致。发送定时大小由于要符合GSM频谱开关需要,发送合成器将不会关断频率直到PA输出功呈锯齿形向下至少50分贝。如果需要花费10s到锯齿形下降这些电平 ,那么发送合成器锁定最终频率和相位在30s的最后20s的保护期间生效。在快速锁定方式发送带宽提高倍。这些导致480 kHz锁相环实现频率锁定,对一跳变交叉的带宽6s。此后,PA开始呈锯齿形向上并且环路带宽被恢复到终值 .由于ICP计时器=28，充电泵电流从8.6s时开始减少。当 sw1sw2和sw3计时器=35时，电流达到它的最终值在环路滤波器开关在10.8s以前断开。随着这个定时值的大小，相位干扰引起频带宽度减少到它的最终值20s，GSM的脉冲有源器件的起动时间。如果快速相位调整是与60 kHz带宽调整要求一致，那么定时值可能减少很多但是不会小于s在宽的带宽模式需要实现频率锁定。接收单元定时大小40 kHz接收单元环路带宽提高倍时，它导致320 kHz的快速锁定。要和接收单元定时值显示一致，带宽将减少12s，它允许相位干扰有充分的时间还原 .在接收单元有源器件的时间间隙在30s之前起动。就发送来说，快