2011全国大学生电子设计大赛三等奖简易数字信号传输性能分析仪

1 简易数字信号传输性能分析仪 简易数字信号传输性能分析仪 E 题 题 摘要 本题设计一个基于 FPGA 的数字信号传输性能分析仪 在发送端产生数字信号 发 送过程中数字信号通过低通滤波器 并用 10M 伪随机码进行一定处理后 模拟加性噪声 伪随机码叠加在通过低通滤波器的数字信号上 用三种不同的低通滤波器模拟三种不同的 信道 则在接收端接收到的是有一定噪声的数字信号 在接收端进行一定的数字信号处理 最终输出用示波器来判断传输性能 关键词 关键词 FPGA 伪随机码伪随机码 时钟提取时钟提取 眼图眼图 2 目录 1 系统设计 3 1 1 总体设计方案 4 1 2 理论分析与计算 5 1 2 1 低通滤波器设计 5 1 2 2 m 序列数字信号 6 1 2 3 同步信号提取 1 2 4 眼图显示方法 7 1 2 5 曼切斯特编码 8 1 3 方案论证与选择 9 1 3 1 控制部分方案论证与选择 9 1 3 2 数字信号发生方案论证与选择 10 1 3 3 低通滤波器方案论证与选择 11 2 单元电路设计 12 2 1 数字信号发生器的设计 12 2 2 伪随机信号发生器的设计 13 2 3 数字信号分析电路设计 14 3 软件设计 15 4 系统测试 16 4 1 数据率测试 4 2 滤波器测试 4 3 伪随机码测试 5 结论 参考文献 附 录 附录 1 主要元器件清单 附录 2 仪器设备清单 附录 3 原理图清单 附录 4 程序清单 3 1 1系统设计 1 11 1 总体设计方案总体设计方案 题目要求设计一个简易数字信号传输性能分析仪 实现数字信号传输性能 测试 同时设计三个低通滤波器和一个伪随机信号发生器来模拟传输信道 图 1 1 简易数字信号传输性能分析仪框图 1 1 1 总体方案选择与论证 方案一 用 FPGA 可编程逻辑器件作为控制及数据处理的核心 在发送端产生数字信号 发送过程中数字信号通过低通滤波器 并用 10M 伪随机码进行一定处理后 模拟加性噪声 伪随机码叠加在通过低通滤波器的数字信号上 用三种不同的低通滤波器模拟三种不同的 信道 在接收端进行一定的数字信号处理 最终输出用示波器来判断传输性能 其系统框 图如图 1 3 图 1 2 方案一系统框图 方案二 采用 80C51 单片机为控制核心 其系统框图如图 1 对输入信号进行放大或 衰减后 用外接触发电路产生触发信号 通过 A D 转换将模拟信号转换成数字信号 再通 过单片机将数据锁存至外部 RAM 然后由单片机控制将数据送至 D A 输出 4 图 1 3 方案二系统框图 这种方案结构较为简洁 但在满足题目的实时采样频率的要求下 A D 的最高采样速 度达 1MHz 由普通单片机直接处理这样速率的数据难以胜任 采用高档单片机甚至采用 DSP 芯片 将大大增加开发的难度 而且目前常用的外接 RAM 芯片时钟周期一般为 40MHz 50MHz 难以达到高速的要求 由于 FPGA 可在线编程 因此大大加快了开发速度 电路中的大部分逻辑控制功能都 由单片 FPGA 完成 多个功能模块如采样频率控制模块 数据存储模块都集中在单个芯片 上 大大简化了外围硬件电路设计 增加了系统的稳定性和可靠性 FPGA 的高速性能比其 他控制芯片更适合于高速数据采集和处理 综上所述比较可知 方案一既可满足题设基本要求又能充分发挥扩展部分 电路简单 易于控制 所以采用该方案 1 21 2 理论分析与计算理论分析与计算 1 2 1 低通滤波器设计 题目要求设计三个低通滤波器 用来模拟传输信道的幅频特性 并且要求每个滤波器 带外衰减不少于 40Db 十倍频程 滤波器的通带增益在 0 2 0 4 范围内可调 三个滤波器 的截止频率分别为 100KHz 200KHz 500KHz 截止频率误差绝对值不大于 10 一阶有源低通滤波器电路简单 幅频特性衰减斜率只有 20dB 十倍频程 因此在附近 选择性差 希望衰减斜率越陡越好 只有增加滤波器的阶数来实现 为达到题目要求 采用三阶低通滤波器来实现其功能 下面是设计的截止频率分别为 100KHz 300KHz 500KHz 的三个满足要求的滤波器原理图 图 1 4 滤波器 1 截止频率 100KHz 5 图 1 5 滤波器 2 截止频率 200KHz 图 1 6 滤波器 2 截止频率 500KHz 调幅电路 在低通滤波器之后 加一个调幅电路 调制信号 V2 调幅电路原理图如下 6 图 1 7 调幅电路 1 2 2 m 序列数字信号 m 序列是最长线性移位寄存器序列 它由带非线性移位寄存器产生周期最长的一种序 列 以下是 m 序列产生的原理框图 具体生成方法及其过程 7 图 1 8 线性反馈移位寄存器 设 n 级移位寄存器的初始状态为 经过一次移位后 状态变为 经过 n 次移位后 状态为 图 3 1 所示就是这一状态 再移位一次时 移位寄存器左端新得到的输入 按图中线路连接 关系 可以写为 模 2 1 1 2 2 1 1 1 因此 一般来说 对于任意一状态 有 递推方程 1 现在将它用下列方程表示 特征方程 0 1 2 2 0 这一方程称为特征方程 同样 我们也可以将反馈移位寄存器的输出序列 用代数方程表示为 G x 母函数 0 1 2 2 0 用这三个式子来分析移位寄存器 1 2 3 同步信号提取 M 序列的一个特性为 0 1 出现的概率基本一样 故可通过对 0 1 出现的 概率来进行频率估计 从而锁定频率 并利用 M 序列的码序列的上升沿 进行 相位的同步 从而能提取出时钟信号 1 2 4 眼图显示方法 眼图是在时域进行的用示波器显示二进制信号波形的失真效应的测量方法 题目要求 利用数字信号发生器产生的时钟信号进行同步 显示数字信号的信号眼图 并测试 眼图幅度 观察眼图的方法是 用一个示波器跨接在接收滤波器的输出端 然后调整示波器扫描 周期 使示波器水平扫描周期与接收码元的周期同步 这时屏幕上看到图形像人的眼睛 故称为 眼图 从 眼图 上可以观察出码间串扰和噪声的影响 从而估计系统优劣程 度 另外也可以用此图对接受滤波器的特性加以调整 以减少码间串扰和改善系统的传输 8 性能 图 1 9 眼图 1 2 5 曼切斯特编码 题目要求数字信号发生器输出的采用曼切斯特编码 9 图 2 1 曼切斯特编码图 由于曼彻斯特码采用跳变沿来表示 0 或 1 与二进制码相比 具有如下优点 1 波形在每一位元中间都有跳变 因此具有丰富的定时信息 便于接收端提取定时信号 若采 用二进制传输 当出现连续的 0 或 1 时 则无法区分两位元之间的边界 2 由于曼彻斯特码在每一位元中都有电平的转变 因此 传输时无直流分量 可降低系统的功 耗 而对于二进制波形 当出现连续的 1 时 将有直流分量的产生 3 曼彻斯特码传输方式非常适合于多路数据的快速切换 1 31 3 方案论证与选择方案论证与选择 1 3 1 控制部分选择 方案一 选择加入一个单片机做为处理器 这种方案当然可以发挥处理器自身的优势 实现灵活控制 但是普通的单片机无法实现高速的数据处理 且自身的资源有限 满足同 时处理大量的数据要求 若选用高档的单片机则过于昂贵 且性能提升不明显 性价比太 低所以此方案不可选 方案二 采用FPGA内部逻辑和NIOS核来实现 这样容易实现控制与数据的处理 采用FPGA内部逻辑电路来实现 一方面充分发挥硬件的电路的执行的高速 二者结合 优势互补 电路中的大部分逻辑控制功能都由单片FPGA完成 多个功能模块如采样频率控 制模块 数据存储模块都集中在单个芯片上 大大简化了外围硬件电路设计 增加了系统 的稳定性和可靠性 据此 我们选择了方案二 1 3 2 数字信号发生器的方案论证与选择 方案一 M 序列的产生 可以用数字集成逻辑电路实现 但用集成块做 不仅复杂 而且由于要用到多个触发器 电路可靠性差 方案二 采用 FPGA 来产生 M 序列 不仅实现相对容易 而且稳定高 频率准备确高 故采用 FPGA 来产生 M 序列 2 信号输出部分 方案一 采用单一增的电压放大电路 要改变放大倍数时 则需采用切换外部电阻的 方式 这种方式每一种增益都需要一套不同的电阻 因此只能有有限的几种增益 电路结 构和切换过程都较复杂 而且切换速度慢 使用也不方便 切换不同的电阻还可能使放大 器的输入阻抗发生变化 从而影响精度 10 方案二 采用低噪声高精度的运放 OPA37 OPA37 是一种低噪声且由电压控制的增益 放大器 通过线性电阻的调解 可以实现连续幅度的可调 完全可以满足本方案的要求 3 显示部分 方案一 数码管显示 由于本题要求实时显示输出信号的类型 幅度 频率和频 率步进值等 而数码管不能显示字符 方案二 LED 点阵显示 LED 点阵显示虽然能显示字符和数字 但显示效果不好 且不易编程 方案三 LCD 液晶显示 LCD 液晶不但能显示字符和数字 而且显示效果较好 容 易编程实现 1 3 3 低通滤波器设计方案论证与选择 滤波器的功能是从输入信号中选出有用的频率信号使其顺利通过 而将无用的或干扰的 频率信号加以抑制 起衰减作用 滤波器在无线电通讯 信号检测和自动控制中对信号处 理 数据传送和干扰抑制等方面获得广泛应用 前面所分析的滤波电路 均由无源元件 R L C 组成 称为无源滤波器 自从集成运放组 件发展以后 滤波器采用有源器件集成运放和元件 R C 组成 称为有源滤波器 它与无源 滤波器相比 具有一系列优点 由于电路中没有电感和大电容元件 故体积小 重量轻 另外由于集成运放的开环增益和输入阻抗高 输出阻抗低 可兼有电压放大作用和一定的 带载能力 但其缺点是集成运放频率带宽不够理想 因此有源滤波器只能在有限的频带内 工作 一般使用频率在几千赫以下 而当频率高于几千赫时 常采用 RC 无源滤波器效果较 好 方案一 一阶低通有源滤波器 一阶低通滤波电路由简单 RC 网络和运放构成 如下图所示 该电路具有滤波功能还有 放大作用 带负载能力较强 11 图 2 2 一阶低通有源滤波电路 方案二 二阶低通有源滤波电路 一阶有源低通滤波电路简单 幅频特性衰减斜率只有 20dB 十倍频程 因此 在fo处 附近选择性差 希望衰减斜率越陡越好 只有增加滤波器的阶数来实现 二阶有源低通滤波电路如图 3 27 所示 图 2 3 二阶低通滤波器 12 2 单元电路设计 2 12 1数字信号发生器的设计数字信号发生器的设计 此系统基于 FPGA 技术设计信号发生器 在 Quartus 软件平台上设计 定制器件的过 程是采用 VHDL 语言 同样的 加法器 寄存器的文本设计输入也是采用 VHDL 语言 经 过综合 适配 仿真之后下载到开发板中实现波形数据的输出 经 I 0 口输出 2 2伪随机信号发生器设计伪随机信号发生器设计 伪随机信号的产生也是经过 FPGA 的线性移位寄存器产生 又要求幅度可调 故加了 一级射随 同时便于后面加法电路的驱动 幅度调节电路如下 图 2 4 伪随机信号发生器电路 2 32 3数字信号分析电路数字信号分析电路 首先利用峰值检波电路 峰值检波电路是能记忆信号峰值的电路 其输出电压的大小 一直追随输入信号的峰值 而且保持在输入信号的最大峰值 通过对最大值的检测 然 后分压送入比较器的反相端 从而实现数字信号的噪声过滤 实现电路原理图如下 13 图 2 5 峰值检波原理图 采用 LM311 同相端输入有噪声的通过低通信号的数字信号 进行比较来噪声的过滤 比较器接成迟凝比较形式 使波形的效果更好 同时可以调节 R5 来进行来调节反馈比例 14 图 2 6 比较器 15 3 软件设计 程序由 C 语言编写 可实现数字信号发生器 伪随机信号发生器的设计 主要流程图 如下 图 3 1 整体软件流程图 16 4 系统测试 4 14 1 数据率测试数据率测试 表 1 数据率测试 显示 kbps 数据率 kbps 数据误差 1010 000 2020 000 3030 120 4 4040 000 5049 750 5 6060 240 4 7070 420 6 8080 000 9090 250 2 10099 600 4 4 24 2 滤波器测试滤波器测试 测试条件 幅度 2 5V 正弦波 表 2 滤波器测试 滤波器 1 截止频率 100KHz 滤波器 2 截止频率 200KHz 滤波器 3 截止频率 500KHz 十倍频程衰减 dB 44 44 40 截止频率 KHz 93190470 增益 0 2 4 00 2 4 00 2 4 0 频率误差 7106 4 34 3 伪随机码测试伪随机码测试 5 5 结论结论 设计采用 FPGA 最小系统为控制核心 本设计制作完成了题目要求的基本部分的全部要 求和发挥部分的大部分要求 达到设计要求 通过测试 系统不但完成了基本要求 也完成了发挥部分的要求 17 经过几天的努力实践 不断的测试 不断的改进电路和程序 我们最终圆满完成了设 计任务 在设计过程中 我们不仅仅使自身水平得到了检验 更重要的是学到很多课本上 没有的知识 使自己得到了进一步的提高 同时也特别感谢各位老师和同学的帮助和支持 使我们这次设计能够顺利完成 参考文献参考文献 通信原理 樊昌信著 北京 国防工业出版社 2004 年 高频电路原理与分析 曾兴雯著 西安 西安电子科技大学出版社 2002 年 数字信号处理 赵春晖著 电子工业出版社 2011 年 电子技术基础 模拟部分 康华光著 华中理工大学电子学研究室 高等教育出版社 1998 年 附录 1 主要元器件清单 OPA37 低噪声高精度运放 1 片 THS4011 超高速运放 1 片 TL082 高精度运放 3 片 LM311 高灵活性电压比较器 1 片 电阻若干 电容若干 电位器若干 附录 2 仪器设备清单 1低频信号发生器 2数字万用表 3数字示波器 4稳压电源 附录 3 原理图清单 18 m 序列产生 伪随机序列产生原理图 附录 4 程序清单 利用 FPGA 产生数字信号 m 序列 library ieee use ieee std logic 1164 all use ieee std logic unsigned all entity m is port clk rd in std logic reset in std logic Q out std logic end entity m architecture bhv of m is component dff1 port rd d clk in std logic q out std logic end component 19 signal data std logic vector 8 downto 0 000000000 begin data 100011101 when rd 0 else NULL g1 for i in 0 to 7 generate diffx dff1 port map rd data i clk data i 1 end generate g1 process clk begin data 100011101 if rising edge clk then if data 000000000 then data 0 1 else data 0 data 8 xor data 4 xor data 3 xor data 2 xor data 0 end if e