Quartus常见错误分析

Quartus 常见错误分析 2011 06 15 10 03 1 Found clock sensitive change during active clock edge at time on register 原因 vector source file 中时钟敏感信号 如 数据 允许端 清零 同步加载等 在时钟的边缘同时变化 而时钟敏感信号是不能 在时钟边沿变化的 其后果为导致结果不正确 措施 编辑 vector source file 2 Verilog HDL assignment warning at truncated with size to match size of target 原因 在 HDL 设计中对目标的位数进行了设定 如 reg 4 0 a 而 默认为 32 位 将位数裁定到合适的大小 措施 如果结果正确 无须加以修正 如果不想看到这个警告 可以 改变设定的位数 3 All reachable assignments to data out 10 assign 0 register removed by optimization 原因 经过综合器优化后 输出端口已经不起作用了 4 Following 9 pins have nothing GND or VCC driving datain port changes to this connectivity may change fitting results 原因 第 9 脚 空或接地或接上了电源 措施 有时候定义了输出端口 但输出端直接赋 0 便会被接 地 赋 1 接电源 如果你的设计中这些端口就是这样用的 那便可以不理会这些 warning 5 Found pins ing as undefined clocks and or memory enables 原因 是你作为时钟的 PIN 没有约束信息 可以对相应的 PIN 做一 下设定就行了 主要是指你的某些管脚在电路当中起到了时钟管脚的 作用 比如 flip flop 的 clk 管脚 而此管脚没有时钟约束 因此 QuartusII 把 clk 作为未定义的时钟 措施 如果 clk 不是时钟 可以加 not clock 的约束 如果是 可以在 clock setting 当中加入 在某些对时钟要求不很高的情况下 可以忽略此警告或在这里修改 Assignments Timing analysis settings Individual clocks 6 Timing characteristics of device EPM570T144C5 are preliminary 原因 因为 MAXII 是比較新的元件在 QuartusII 中的時序并不是 正式版的 要等 Service Pack 措施 只影响 Quartus 的 Waveform 7 Warning Clock latency analysis for PLL offsets is supported for the current device family but is not enabled 措施 将 setting 中的 timing Requirements而默认 为 32 位 将位数裁定到合适的大小 措施 如果结果正确 无须加以修正 如果不想看到这个警告 可以改变 设定的位数 3 All reachable assignments to data out 10 assign 0 register removed by optimization 原因 经过综合器优化后 输出端口已经不起作用了 4 Following 9 pins have nothing GND or VCC driving datain port changes to this connectivity may change fitting results 原因 第 9 脚 空或接地或接上了电源 措施 有时候定义了输出端口 但输出端直接赋 0 便会被接地 赋 1 接电源 如果你的设计中这些端口就是这样用的 那便可以不 理会这些 warning 5 Found pins functioning as undefined clocks and or memory enables 原因 是你作为时钟的 PIN 没有约束信息 可以对相应的 PIN 做一下设 定就行了 主要是指你的某些管脚在电路当中起到了时钟管脚的 作用 比如 flip flop 的 clk 管脚 而此管脚没有时钟约束 因此 QuartusII 把 clk 作为未定义的时钟 措施 如果 clk 不是时钟 可以加 not clock 的约束 如果是 可 以在 clock setting 当中加入 在某些对时钟要求不很高的情况下 可以忽略此警告或在这里修改 Assignments Timing analysis settings Individual clocks 6 Timing characteristics of device EPM570T144C5 are preliminary 原因 因为 MAXII 是比較新的元件在 QuartusII 中的時序並不是正式 版的 要等 Service Pack 措施 只影响 Quartus 的 Waveform 7 Warning Clock latency analysis for PLL offsets is supported for the current device family but is not enabled 措施 将 setting 中的 timing Requirements而默认 为 32 位 将位数裁定到合适的大小 措施 如果结果正确 无须加以修正 如果不想看到这个警告 可以改变 设定的位数 3 All reachable assignments to data out 10 assign 0 register removed by optimization 原因 经过综合器优化后 输出端口已经不起作用了 4 Following 9 pins have nothing GND or VCC driving datain port changes to this connectivity may change fitting results 原因 有 9 个脚为空或接地或接上了电源 措施 有时候定义了输出端口 但输出端直接赋 0 便会被接地 赋 1 接电源 如果你的设计中这些端口就是这样用的 那便可以不理 会这些 warning 5 Found pins functioning as undefined clocks and or memory enables 原因 是你作为时钟的 PIN 没有约束信息 可以对相应的 PIN 做一下设 定就行了 主要是指你的某些管脚在电路当中起到了时钟管脚的作用 比如 flip flop 的 clk 管脚 而此管脚没有时钟约束 因此 QuartusII 把 clk 作为未定义的时钟 措施 如果 clk 不是时钟 可以加 not clock 的约束 如果是 可以在 clock setting 当中加入 在某些对时钟要求不很高的情况下 可以忽略 此警告或在这里修改 Assignments Timing analysis settings Individual clocks 6 Timing characteristics of device EPM570T144C5 are preliminary 原因 因为 MAXII 是比較新的元件在 QuartusII 中的時序并不是正式 版的 要等 Service Pack 措施 只影响 Quartus 的 Waveform 7 Warning Clock latency analysis for PLL offsets is supported for the current device family but is not enabled 措施 将 setting 中的 timing Requirements D2 g w W C 8 M 意思就是 Q p U b 告诉合成软件你的 case 几乎是 full case 你 designer 可以保证没有列出的 case 分支是永远也不会发生的 8 r0 a o T h8 l O 目的 告诉合成软体不用去考虑没有列出的 case 分支 便于化简 限制 当然只有 synopsys 的合成软体可以看懂了 所以不建议用 最 好还是用 default 缺点 前后仿真不一致 综合的结果和期望的不一致 27 Warning No exact pin location assignment s for 16 pins of 16 total pins 定义的管脚没有和外部的管脚连接 28 Warning Ignored locations or region assignments to the following nodes Warning Node 78ledcom 4 is assigned to location or region but does