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DSP知识总结范文 一、TMS320X2812的结构资源及性能 1、简单介绍TMS320X2812TMS320X2812是TI公司推出的32位定点DSP芯片。 采用先进的哈佛总线结构（哈佛总线的主要特点是将程序和数据放在不同的存储空间内，每个存储空间都可以独立的访问，而且程序总线和数据总线分开，从而使数据的吞吐率提高了一倍。 冯诺依曼结构是将程序、数据和地址存储在同一个空间中，统一进行编码。 ）主频150M，指令周期6.67ns；内核电压1.8V，I/O电压3.3V；采用流水线操作（8级流水线处理器），每条指令的执行分别划分为取指令、译码、取数、执行等若干步骤，由片内多个功能单元分别完成，支持任务的并行处理。 TMS320X2812所有引脚输入电平均与TTL电平兼容，而输出电平位3.3V的CMOS电平(注引脚绝对不能输入5V电压，否则会烧毁芯片)表1-1TTL电平标准引脚电气方向高电平输入2.0V输出2.4V表1-2CMOS电平标准引脚电气方向高电平输入0.7?V输出0.9?V低电平1.2V0.8V低电平0.3?V0.8V表1-3TMS320X2812的硬件特点TMS320F2812硬件特点指令周期（150MHz）内核电压（150MHz）I/O电压片上RAM片上Flash片上ROM BootROMTMS320C28126.67ns6.67ns1.9V1.9V3.3V3.3v18K?16位128K?16位无有有有18K?16位无128K?16位有有有掩膜ROM片内Flash/ROM/SRAM的密码保护外部存储接口看门狗定时器32位CPU定时器事件管理器12位ADC串行通信接口SCI串行外围接口SPI局域网控制器CAN通信多通道缓冲串行接口McBSP有复用的数字I/O引脚有有有EVA、EVB16通道SCIA、SCIB有有有有有EVA、EVB16通道SCIA、SCIB有有有56个56个外部中断源封装3个179针的BGA176针的LQFP A:-40+85S:-40+1253个179针的BGA176针的LQFP A:-40+85S:-40+125工作温度范围 2、F系列和C系列的区别C系列片内含有128K?16的ROM，而F系列片内含有128K?16的Flash。 3、DSP选型主要考虑哪些方面答 1、系统特点。 （C2000系列处理器提供多种控制系统使用外围设备，比较适合控制领域；C5000系列处理器具有处理速度快，功耗低，相对成本低等特点，比较适合便携设备及消费类电子设备使用；C6000系列处理器具有处理速度快、精度高等特点，更适合图像处理、通信设备等应用领域） 2、算法格式。 3、系统精度。 4、处理速度。 5、功耗。 6、性能价格比。 7、支持多处理器。 8、系统开发的难易程度。 二、TMS320X2812的硬件设计略 三、存储器的结构表1-4总线名称位数PAB（Program AddressBus）DRAB（Data-Read AddressBus）DWAB（Data-Write AddressBus）数据写地址总线PRDB（Program-Read DateBus）DRDB（Data-Read DataBus）DWDB（Data/Program-Write DataBus） 四、时钟和系统控制 1、锁相环是什么？有什么作用？程序地址总线数据读地址总线22位32位32位32位32位32位程序读数据总线数据读地址总线数据写地址总线答锁相环是一种控制晶振使其相对于参考信号保持恒定相位的电路。 主要作用是通过软件实时的配置片上外设时钟，提高系统的灵活性和可靠性。 此外，由于使用软件可编程锁相环，所设计的系统处理器外部允许较低的工作频率，而片内经过锁相环电路为系统提供较高的系统时钟，可以有效地降低系统对外部时钟的依赖和电磁干扰，提高系统启动和运行的可靠性，降低系统对硬件的设计要求。 表4-1XCLKIN和送至CPU的时钟信号CLKIN之间的关系PLL模式说明禁止上电复位时通过将_XFPLLDIS引脚置底SYSCLKOUT/CLKIN来进入该模式，PLL模块完全不使能。 此时，XCLKIN输入CPU的时钟由X1/XCLKIN引脚的时钟直接去驱动。 X2引脚不使用旁路_XFPLLDIS为高电平时，PLL被使能；若此时上电默的PLL配置（PLLCR中DIV的值为0），则PLL自身被旁路。 从X1/XCLKIN引脚输入的时钟信号除以2，然后送到CPU XCLKIN/2使能_XFPLLDIS为高电平时，PLL被使能；同时通过给PLLCR中位DIV写一个不为0的值来实现PLL的使能。 时钟信号需要进入PLL模式进行n倍频，然后除以2，最后送至CPU注实际使用通常使用第3中方式，即PLL使能。 通常使用30MHz晶振为F2812提供时基，PLL控制寄存器PLLCR取最大值10的时候，送至CPU的时钟可以达到150MHz，这也是F2812所使能支持的最高时钟频率。 2、高速时钟和低速时钟（XCLKIN?n）/2SYSCLKOUT?经低速外设时钟预定标寄存低速外设SCIA、器(LOSPCP07)变成LSPCLK SCIB、SPI、McBSP经高速外设时钟预定标寄存高速外设EVA、EVB器(HISPCP07)变成HSPCLK和ADC问低速外设时钟（LSPCLK）一定比高速外设时钟（HSPCLK）慢吗？答不一定。 从LSPCLK和HSPCLK的计算公式可以看出，这两个时钟信号的频率是独立无关的，各自分别取决于LOSPCP或者HISPCP的值，与其他因素没有关系。 当给LOSPCP寄存器所附的值小于HISPCP寄存器所附的值时，LSPCLK的值就会大于HSPCLK的值。 3、看门狗（Watchdog）F2812的看门狗电路有一个8位看门狗加法计数器WDTR，无论什么时候，如果WDTR计数达到最大值，看门狗模块就会产生一个输出脉冲，脉冲宽度为512个振荡器时钟宽度。 问F2812中看门狗的作用？答其作用是为DSP的运行情况进行“把脉”，一旦发现程序跑飞或者状态不正常，便立即使DSP复位，提高系统的可靠性。 问防止看门狗计数器（WDTR）溢出的两种方法？答1)、禁止看门狗，使得计数器WDTR无效。 向看门狗控制寄存器（WDCR）中写0x0068；例程1void DisableDog(void)/关闭看门狗EALLOW;SysCtrlRegs.WDCR=0x0068;EDIS;2)、定时“喂狗”。 通过软件向负责复位看门狗计数器的看门狗密钥寄存器（8位的WDKEY）周期性的写入0x55+0xAA，紧跟着0x55写入0xAA能够清除WDTR。 当向WDKEY写入0x55时，WDTR复位到使能的位置；只有在向WDKEY写0xAA后才能使WDTR真正的被清除。 写任何其他的值都会使系统立即复位。 例程2void KickDog(void)/定时喂狗EALLOW;SysCtrlRegs.WDKEY=0x0055;SysCtrlRegs.WDKEY=0x00AA;EDIS; 4、时钟与系统控制模块的寄存器表4-2看门狗与PLL寄存器地址地址空间0x0000701A1?160x0000701B1?160x0000701C1?160x000070211?160x000070231?160x000070251?160x000070291?161）、外设时钟控制寄存器（PCLKCR）141312名称HISPCP说明高速外设时钟预定标寄存器低速外设时钟预定标寄存器外设时钟控制寄存器PLL控制寄存器看门狗计数器寄存器看门狗复位密钥寄存器看门狗控制寄存器LOSPCP PCLKCRPLLCR WDTRWDKEY WDCR15|111098保留7ECANENCLK保留MCBSPENCLKSCIBENCLKSCIAENCLK保留SPIENCLK43210Reserved ADCENCLK保留EVBENCLK EVAENCLKECANENCLK位14.该位置1，将使CAN外设的系统时钟有效。 MCBSPENCLK位12.该位置1，将使McBSP外设的低速时钟（LSPCLK）有效。 SCIBENCLK位11该位置1，将使SCIB外设的低速时钟（LSPCLK）有效SCIAENCLK位10该位置1，将使SCIA外设的低速时钟（LSPCLK）有效SPIENCLK位8该位置1，将使SPI外设的低速时钟（LSPCLK）有效ADCENCLK位3该位置1，将使ADC外设的高速时钟（HSPCLK）有效EVBENCLK位1该位置1，将使EVB外设的高速时钟（HSPCLK）有效EVAENCLK位0该位置1，将使EVA外设的高速时钟（HSPCLK）有效2)、高速外设时钟预定标寄存器（HISPCP）153|20保留HSPCLKHSPCLK位20。 对于SYSCLKOUT有关的高速外设时钟（HSPCLK）的速率进行配置。 HISPCP?0,HSPCLK=SYSCLKOUT/（HISPCP?2）。 如果如果HISPCP=0，HSPCLK=SYSCLKOUT。 000高速时钟=SYSCLKOUT/1001高速时钟=SYSCLKOUT/2（复位默认值）010高速时钟=SYSCLKOUT/4011高速时钟=SYSCLKOUT/63）、低速外设时钟预定标寄存器（LOSPCP）15100高速时钟=SYSCLKOUT/8101高速时钟=SYSCLKOUT/10110高速时钟=SYSCLKOUT/12111高速时钟=SYSCLKOUT/143|20保留LSPCLKLSPCLK位20。 对于SYSCLKOUT有关的低速外设时钟（LSPCLK）的速率进行配置。 LOSPCP?0,LSPCLK=SYSCLKOUT/（LOSPCP?2）。 LSPCLK=SYSCLKOUT。 000高速时钟=SYSCLKOUT/1001高速时钟=SYSCLKOUT/xx高速时钟=SYSCLKOUT/4（复位默认值）011高速时钟=SYSCLKOUT/64）、PLL控制寄存器（PLLCR）15如果如果LOSPCP=0，100高速时钟=SYSCLKOUT/8101高速时钟=SYSCLKOUT/10110高速时钟=SYSCLKOUT/12111高速时钟=SYSCLKOUT/144|30保留DIV DIV位30.控制PLL被旁路或不被旁路，并且当不被旁路时，设置PLL时钟的比例0000CLKIN=OSCCLK/2（PLL旁路）0001CLKIN=（OSCCLK?1.0）/xx0CLKIN=（OSCCLK?2.0）/xx1CLKIN=（OSCCLK?3.0）/xx0CLKIN=（OSCCLK?4.0）/xx1CLKIN=（OSCCLK?5.0）/xx0CLKIN=（OSCCLK?6.0）/xx1CLKIN=（OSCCLK?7.0）/25）、看门狗计数器寄存器（WDTR）158|71000CLKIN=（OSCCLK?8.0）/21001CLKIN=（OSCCLK?9.0）/21010CLKIN=（OSCCLK?10.0）/21011CLKIN=保留1100CLKIN=保留1101CLKIN=保留1110CLKIN=保留1111CLKIN=保留0保留WDTR WDTR位70。 这些位包含WD计数器的当前值。 8位计数器以WDCLK速率连续增加、如果计数溢出，看门狗会初始化复位状态。 如果用一个有效地组合写WDKEY寄存器，那么计数器复位位0.6）、看门狗复位密钥寄存器（WDKEY）158|70保留WDKEY WDKEY位70。 紧跟着0x55写入0xAA将清除WDTR位（见例程2）。 写任何其他的值则会立即使看门狗复位。 从WDCR寄存器读取返回的值7）、看门狗控制寄存器（WDCR）158|76|53|20保留WDFLAG WDDISWDK WDPSWDFALG位7。 看门狗复位状态标志位，如果该位置1，表示一个看门狗复位（WDRST）产生了复位条件。 如果为0，则是一个外部器件或加电复位条件。 该位保持锁存状态直到用户写一个1，清除此条件。 写0无效WDDIS位6。 向该位写1将使看门狗模块无效。 写0将使看门狗模块使能。 仅当SCSR2寄存器中的WDOVERRIDE位置1时，该位可以修改。 复位时看门狗模块使能WDK位53。 无论何时执行写此寄存器的操作，用户必须总是将这些位写成101。 写其他值将使其立即复位（前提看门狗使能）WDPS位20。 这些位相对于OSCCLK/512来配置看门狗计数器的时钟（WDCLK）速率000WDCLK=OSCCLK/512/1100WDCLK=OSCCLK/512/8001WDCLK=OSCCLK/512/1101WDCLK=OSCCLK/512/16010WDCLK=OSCCLK/512/2110WDCLK=OSCCLK/512/3xxWDCLK=OSCCLK/512/4111WDCLK=OSCCLK/512/64例程3void InitSysCtrl(void)/系统初始化函数Uint16i;EALLOW；SysCtrlRegs.WDCR=0x0068;/禁止看门狗SysCtrlRegs.PLLCR=0xA;/如果外部晶振30MHz，则/SYSCLKOUT=（30MHz*10）/2=150MHz for(i=0;iT1PRT1T初始值T1PR0xFFFF T1PR T1T初始值=T1PR0 高电平为增计数；低电平为减计数。 如果计数过程中引脚电平发生变化，记完当前计数周期后，计数方向再发生变化。 3、通用定时器的中断有哪几种？答1）、上溢中断T1OFINT；2）、下溢中断T1UFINT；3）、比较中断T1CINT；4）、周期中断T1PINT； 4、通用定时器如何配置才能使其同步工作？答1)、将T2CON的T2SWT1位置1，实现T1CON的TENABLE位来启动通用定时器T2计数，这样，两个计数器T1和T2就能够被同时启动计数。 2）、对T1T和T2T附不同的初始值。 3）、将T2CON的SELT1PR位置1，指定定时器T2使用定时器T1的周期寄存器作为自己的周期寄存器，而忽略自身的周期寄存器。 5、通用定时器的比较操作和PWM波每个通用定时器都有一个比较寄存器TxCMPR和一个PWM输出引脚TxPWM。 通过定时器计数器寄存器TxT的值不断与比较寄存器TxCMPR的值进行比较，当TxT的值等于TxCMPR的值时，就会发生比较匹配事件。 PWM（Pulse WidthModulation）简称脉宽调制。 有三个比较重要的参数周期T、频率f和占空比D周期T=T1+T2；频率f=1/T；占空比D=T1/D；定时器T1能够产生两种类型的PWM一种是不对称的PWM波形；一种是对称的PWM波形。 1）、不对称的PWM波形（定时器工作在连续增计数模式）周期T=（T1PR+1）?ct；其中c61t=sTCLK10?所以6T1PR+1T=sTCLK10?；频率f=1/T；占空比当引脚高电平有效时T1PR+1T1CMPR?D=T1PR+1T1T2T T1PR T1CMPR高电平有效低电平有效交T1T=T1CMP点为当引脚低电平有效时1CMPRTD=T1PR+12）、对称的PWM波形（定时器工作于连续增/减计数模式）PWM的周期62T1PR?T=sTCLK10?；频率6TCLK10f=Hz2T1PR?；占空比高电平有效时T1PR-T1CMPRD=T1PR；低电平有效时T1CMPRD=T1PR 6、比较单元与PWM电路事件管理器EVA模块具有3个全比较单元(比较单元 1、 2、3)，每个比较单元都能输出2路互补的PWM波形，也可以通过相应的寄存器设置死区时间。 EVA的比较单元所使用的时基是由T1来提供，当定时器计数寄存器T1T中的值和比较寄存器CMPR1中的值相等时，就会发生比较匹配事件。 比较单元的PWM和通用定时器产生的PWM一样，当T1工作于连续增计数模式时，比较单元1输出不对称的PWM波形；当T1工作于连续增/减计数模式时，比较单元1输出对称的PWM波形。 比较单元产生PWM波所涉及的资源有1）、一个16位比较寄存器，EVA的CMPR 1、CMPR 2、CMPR3和EVB的CMPR 4、CMPR 5、CMPR6。 这些比较寄存器