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实验六 JK触发器的VHDL设计设计JK触发器，其中prn（置1端）、clrn（清零端）均为高电平有效，当prn（置1端）、clrn（清零端）均为低电平时，cp上升沿来临输出q、q_not根据J、K的值有不同的输出。library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;entity chufa_JK is port ( cp,j,k,prn,clrn:in std_logic; q,q_not: out std_logic );end chufa_JK;architecture arch of chufa_JK is signal qn:std_logic; begin process(cp,prn,clrn) begin if clrn=1and prn=0 then -异步（强制）置0 qn=0; elsif prn=1and clrn=0then -异步（强制）置1 qn=1; elsif cpevent and cp=1 then -cp上升沿 qn=(j and not qn) or(not k and qn); end if;end process; q=qn; q_not=not qn;end arch;1、波形仿真分析 prn（置1端）clrn（清零端）cpJKQQ_not01xxx0110xxx1000上升沿00保持保持00上升沿010100上升沿101000上升沿11翻转翻转注意：此JK触发器设计中prn（置1端）、clrn（清零端）均为高电平有效，当prn（置1端）、clrn（清零端）均为低电平时，cp上升沿来临输出q、q_not根据J、K的值有不同的输出。注意与课本JK触发器功能表的区分。2、延时仿真分析输出信号(q、q_not)较cp上升沿延时约10.9ns实验六报告格式要求：实验名： JK触发器的VHDL设计一、 实验目的：JK触发器的VHDL设计二、实验要求 Max+Plus II开发环境三、源程序代码JK触发器的VHDL设计：.四、波形
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