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1 集成电路原理与设计 2020 4 9 微电子学 微电子技术是电子计算机和通信的核心技术微电子技术的核心是集成电路 IntegratedCircuit IC 技术微电子学是电子学的一门分支 主要研究电子或离子在固体材料中的运动规律及其应用微电子学是以实现电路和系统的集成为目的 研究如何利用半导体的微观特性以及一些特殊工艺 在一块半导体芯片上制作大量的器件 从而在一个微小面积中制造出复杂的电子系统 2020 4 9 2 集成电路 IntegratedCircuit IC 2020 4 9 3 2020 4 9 4 2020 4 9 5 集成电路芯片的显微照片 2020 4 9 6 封装好的Intel奔腾CPU 2020 4 9 7 2020 4 9 8 集成电路构成 本课程学习硅基CMOS工艺数字集成电路的设计 2020 4 9 9 学习内容 MOS器件物理基础基本门电路工作原理集成电路版图设计及制造流程集成电路设计方法学Verilog语言及EDA工具FPGA开发 2020 4 9 10 MOS器件物理基础 2020 4 9 11 MOSFET的结构 2020 4 9 12 衬底 Ldrawn 沟道总长度 Leff 沟道有效长度 Leff Ldrawn 2LD MOSFET的结构 LD 横向扩散长度 bulk body tox 氧化层厚度 源极 提供载流子 漏极 收集载流子 2020 4 9 13 MOSFET Metal OxideSemiconductorField EffectTransistorCMOS 互补MOSn型MOSFET 载流子为电子p型MOSFET 载流子为空穴 阱 局部衬底 2020 4 9 14 MOS管正常工作的基本条件 MOS管正常工作的基本条件是 所有衬源 B S 衬漏 B D pn结必须反偏 寄生二极管 2020 4 9 15 同一衬底上的NMOS和PMOS器件 寄生二极管 N SUB必须接最高电位VDD P SUB必须接最低电位VSS 阱中MOSFET衬底常接源极S MOS管所有pn结必须反偏 2020 4 9 16 MOS晶体管符号 2020 4 9 17 MOSFET开关 N型MOSFET 导通时VG的值 阈值电压 源漏之间的电阻 源漏电阻与各端电压的关系 2020 4 9 18 NMOS晶体管工作原理 导电沟道形成 2020 4 9 19 VGS VT VDS 0 2020 4 9 20 NMOS器件的阈值电压VTH a 栅压控制的MOSFET b 耗尽区的形成 c 反型的开始 d 反型层的形成 形成沟道时的VG称为阈值电压记为VT 2020 4 9 21 MS 多晶硅栅与硅衬底功函数之差 Qdep耗尽区的电荷 是衬源电压VBS的函数 Cox 单位面积栅氧化层电容 2 F 强反型时的表面电势 k 玻耳兹曼常数q 电子电荷Nsub 衬底掺杂浓度ni 本征自由载流子浓度 si 硅的介电常数 2020 4 9 22 VGS VT 0 VDS VGS VT称为三极管区或线性区 沟道未夹断条件 2020 4 9 23 VGS VT VDS VGS VT称为饱和区 2020 4 9 24 NMOS沟道电势示意图 0 VDS VGS VT 边界条件 V x x 0 0 V x x L VDS 2020 4 9 25 电流公式推导 V 电荷移动的速度Qd 电荷沿移动方向的线密度 2020 4 9 26 Qd 沟道电荷密度 Cox 单位面积栅电容 沟道单位长度电荷 C m WCox MOSFET单位长度的总电容 Qd x 沿沟道点x处的电荷密度 V x 沟道x点处的电势 I V特性的推导 1 电荷移动速度 m s V x x 0 0 V x x L VDS 2020 4 9 27 I V特性的推导 2 对于半导体 且 2020 4 9 28 I V特性的推导 3 三极管区 线性区 每条曲线在VDS VGS VTH时取最大值 且大小为 VDS VGS VTH时沟道刚好被夹断 2020 4 9 29 三极管区的nMOSFET 0 VDS VGS VT 等效为一个压控电阻 2020 4 9 30 饱和区的MOSFET VDS VGS VT 当V x 接近VGS VT Qd x 接近于0 即反型层将在X L处终止 记为L 沟道被夹断 2020 4 9 31 饱和区的MOSFET VDS VGS VT 2020 4 9 32 MOSFET的I V特性 TriodeRegion VDS VGS VT 沟道电阻随VDS增加而增加导致曲线弯曲 曲线开始斜率正比于VGS VT VDS VGS VT 用作恒流源条件 工作在饱和区且VGS const 2020 4 9 33 NMOS管的电流公式 截至区 VGS VTH 线性区 VGS VTHVDS VGS VTH 饱和区 VGS VTHVDS VGS VTH 2020 4 9 34 MOS管饱和的判断条件 NMOS饱和条件 Vgs VTHN Vd Vg VTHN PMOS饱和条件 Vgs VTHP Vd Vg VTHP g d g d 判断MOS管是否工作在饱和区时 不必考虑Vs 2020 4 9 35 MOS模拟开关 MOS管D S可互换 电流可以双向流动 可通过栅源电源 Vgs 方便控制MOS管的导通与关断 关断后Id 0 2020 4 9 36 二级效应 2020 4 9 37 MOS管的开启电压VT及体效应 体效应系数 VBS 0时 0 2020 4 9 38 MOSFET的沟道调制效应 2020 4 9 39 MOSFET的沟道调制效应 L L 2020 4 9 40 MOS管沟道调制效应的Pspice仿真结果 VGS VT 0 15V W 100 ID VDS L 1 L2 2 6 4 2020 4 9 41 亚阈值导电特性 1 是一个非理想因子 2020 4 9 42 MOS管亚阈值导电特性的Pspice仿真结果 VgS logID 仿真条件 VT 0 6 W L 100 2 MOS管亚阈值电流ID一般为几十 几百nA 2020 4 9 43 MOS器件模型 2020 4 9 44 MOS器件版图 2020 4 9 45 C1 栅极和沟道之间的氧化层电容 C2 衬底和沟道之间的耗尽层电容 C3 C4栅极和有源区交叠电容 MOS器件电容 2020 4 9 46 C5 C6有源区和衬底之间的结电容 2020 4 9 47 MOS器件电容 2020 4 9 48 栅源 栅漏 栅衬电容与VGS关系 1 VGS VTH截止区 2020 4 9 49 2 VGS VTHVDS VGS VTH深三极管区 2020 4 9 50 3 VGS VTHVDS VGS VTH饱和区 2020 4 9 51 CMOS反相器 52 2020 4 9 52 教学内容 CMOS反相器的直流特性CMOS反相器的基本特性CMOS反相器的直流电压传输特性CMOS反相器的噪声容限CMOS反相器的瞬态特性CMOS反相器的设计 53 2020 4 9 53 CMOS反相器的直流特性 CMOS反相器的工作原理 54 利用NMOS和PMOS的互补特性获得良好的电路性能 源 衬接法避免衬偏效应 pn结反偏或零偏 防止寄生效应 NMOS下拉开关 PMOS上拉开关 2020 4 9 54 CMOS反相器的直流特性 CMOS反相器的工作原理 55 晶体管是一个具有无限关断电阻 和有限导通电阻 的开关 2020 4 9 55 CMOS反相器的直流特性 CMOS反相器的工作原理 V in V out C L V DD 56 V DD V DD V in V DD V in 0 V out V out R n R p Vin VDD NMOS导通 PMOS截止 Vin 0 NMOS截止 PMOS导通 2020 4 9 56 CMOS反相器的直流特性 CMOS反相器的重要特性电压摆幅等于电源电压 无比电路 晶体管尺寸可以最小 低输出阻抗高输入阻抗 不取任何直流电流电源线和地线之间没有电流 不消耗静态功耗 57 2020 4 9 57 CMOS反相器的直流特性 CMOS反相器的电压传输特性曲线 58 V out I Dn D S G S D G IDn 2020 4 9 58 CMOS反相器的直流特性 59 CMOS反相器的电压传输特性曲线 图解直流 静态 工作点 同一Vin下 IDp IDn Vout HighorLow 2020 4 9 59 CMOS反相器的直流特性 60 CMOS反相器的电压传输特性曲线 NMOS饱和条件 Vgs VTHN Vd Vg VTHN PMOS饱和条件 Vgs VTHP Vd Vg VTHP 判断MOS管是否工作在饱和区时 不必考虑Vs 2020 4 9 60 61 CMOS反相器的直流特性 CMOS反相器的电压传输特性曲线 2020 4 9 61 CMOS反相器的直流特性 CMOS反相器的逻辑阈值电平 开关阈值 62 2020 4 9 62 63 CMOS反相器的直流特性 CMOS反相器的电压传输特性曲线 2020 4 9 63 64 CMOS反相器的直流特性 CMOS反相器的直流噪声容限 2020 4 9 64 65 CMOS反相器的直流特性 CMOS反相器的直流噪声容限 2020 4 9 65 66 CMOS反相器的直流特性 CMOS反相器 可恢复逻辑电路 数字电路属于可恢复逻辑电路 它能使偏离理想电平的信号经过几级电路逐渐收敛到理想工作点 CMOS反相器具有可恢复逻辑是因为它的电压传输特性曲线具有这样的特点 在稳定的输出高电平或输出低电平区 电路的增益很小 而在逻辑状态转变区的增益很大 反之 则不具有可恢复逻辑性 2020 4 9 66 CMOS反相器的直流特性 CMOS反相器的瞬态特性定性分析 67 V out V out R n R p V DD V DD V in V DD V in 0 a Low to high b High to low C L C L 时间常数RC 2020 4 9 67 68 CMOS反相器的直流特性 CMOS反相器的瞬态特性定性分析 0 1 CMOS反相器的上升时间和下降时间 2020 4 9 68 69 CMOS反相器的直流特性 CMOS反相器的瞬态特性定性分析 1 CMOS反相器的上升时间和下降时间 2020 4 9 69 70 CMOS反相器的直流特性 CMOS反相器的瞬态特性定性分析 1 CMOS反相器的上升时间和下降时间 2020 4 9 70 71 传输延迟时间有两种情况 tpHL和tpLH 在CMOS电路中 CMOS反相器的直流特性 CMOS反相器的瞬态特性定性分析 2 CMOS反相器的传输延迟时间 电路的工作速度决定于信号通过电路的传输延迟时间 下图说明了传输时间的定义 2020 4 9 71 72 tpHL表示从输入信号上升边的50 到输出信号下降边的50 所经过的延迟时间 也叫做输出从高向低转换的传输延迟时间 tpLH表示从输入信号下降边的50 到输出信号上升边的50 所经过的延迟时间 也叫做输出从低向高转换的传输延迟时间 CMOS反相器的直流特性 CMOS反相器的瞬态特性定性分析 电路的平均传输延迟时间 2 CMOS反相器的传输延迟时间 2020 4 9 72 73 CMOS反相器的直流特性 CMOS反相器的瞬态特性定性分析 3 CMOS反相器的负载电容 C1是本级输出节点到下一级电路输入节点之间的互连线的寄生电容 对大部分功能模块内部电路 他们之间的互连线很短 可以忽略互连线的寄生电容 但对长互连线不能忽略 Cin是下一级电路的输入电容 也就是下一级电路的N管和P管的栅电容 2020 4 9 73 74 则电路的最高工作频率 CMOS反相器的直流特性 CMOS反相器的瞬态特性定性分析 4 CMOS反相器的最高工作频率 为保证输出信号达到合格的高 低电平 必须使输入信号的作用时间大于电路的延迟时间 下图说明了输出上升时间和下降时间对电路工作频率的限制 如果输入信号是占空比为1 1的脉冲 则要求其周期时间满足 2020 4 9 74 75 CMOS反相器的直流特性 CMOS反相器的瞬态特性定性分析 4 CMOS反相器的最高工作频率 若振荡器频率为f 则每级反相器的延迟时间 2020 4 9 75 76 CMOS组合逻辑门的设计 Combinational 非再生电路 特点 在任何时刻电路输出与其当前输入信号间的关系服从某个布尔表达式 假设通过逻辑门的瞬态响应已经稳定 而不存在任何从输出到输入的连接 Sequential 再生电路 特点 输出不仅与当前的输入数据有关 而且也与输入信号以前的值有关 把一个或多个输出连回到某些输入来实现 有记忆的电路 Output f In Output f In PreviousIn 一个给定的逻辑功能可以用许多电路形式来实现 评价指标 面积 速度和功耗 不同的应用会有不同的重点指标 2020 4 9 76 77 CMOS组合逻辑门的设计 静态CMOS设计 静态互补CMOS实际上就是静态CMOS反相器扩展具有多个输入 CMOS结构的基本优点是其具有良好的稳定性 即对噪声的灵敏度低 良好的性能以及低功耗 没有静态功耗 在静态电路中 每一时刻每个门的输出通过一个低阻路径连到VDD或VSS上 同时在任何时候该门的输出即为该电路实现的布尔函数值 忽略在切换期间的瞬态效应 动态电路依赖于把信号值暂时存放在高阻抗电路节点电容上 其优点是所形成的门比较简单且比较快 但它的设计和工作比较复杂 并且由于对噪声敏感程度的增加而容易失败 2020 4 9 77 78 CMOS组合逻辑门的设计 静态CMOS设计 VDD F In1 In2 InN In1 In2 InN In1 In2 InN PUN PDN PMOSonly NMOSonly 一旦瞬态过程完成 总有一条路径存在于VDD和输出端F之间 即高电平输出 1 或存在于VSS和输出端F之间 即低电平输出 0 这就是说 在稳定状态时输出节点总是一个低阻节点 2020 4 9 78 79 CMOS组合逻辑门的设计 静态CMOS设计 在构成PUN和PDN网络时应该记住以下几点 1 一个晶体管可以看成是一个由其栅信号控制的开关 PDN由NMOS器件构成 而PUN由PMOS器件构成 2020 4 9 79 80 可以推导出一组规则来实现逻辑功能 NMOS串 与 并 或 PMOS串 或非 并 与非 CMOS组合逻辑门的设计 静态CMOS设计 在构成PUN和PDN网络时应该记住以下几点 2 根据DeMorgan定理可以看出一个互补CMOS结构的上拉网络和下拉网络互为对偶网络 2020 4 9 80 81 这一互补门在本质上是反相的 只能实现如NAND NOR及XNOR这样的功能 实现一个具有N各输入的逻辑门所需要的晶体管数目为2N CMOS组合逻辑门的设计 静态CMOS设计 在构成PUN和PDN网络时应该记住以下几点 3 2020 4 9 81 82 CMOS组合逻辑门的设计 静态CMOS设计 ExampleGate NAND 2020 4 9 82 83 CMOS组合逻辑门的设计 静态CMOS设计 ExampleGate NOR 2020 4 9 83 84 ConstructingaComplexGate CMOS组合逻辑门的设计 静态CMOS设计 2020 4 9 84 85 CMOS组合逻辑门的设计 静态CMOS设计 与非门的直流特性 当2个输入信号相同时 2020 4 9 85 CMOS反相器的直流特性 CMOS反相器的逻辑阈值电平 开关阈值 86 2020 4 9 86 87 CMOS组合逻辑门的设计 静态CMOS设计 与非门的直流特性 与非门的逻辑阈值电平就是等效反相器对应的逻辑阈值电平 即 当2个输入信号相同时 2020 4 9 87 88 CMOS组合逻辑门的设计 静态CMOS设计 与非门的直流特性 当2个输入信号不同时 若B为高电平 A变化 则由于MP2截止 等效反相器中这种情况下与非门的逻辑阈值电平 2020 4 9 88 89 CMOS组合逻辑门的设计 静态CMOS设计 与非门的直流特性 当2个输入信号不同时 下图是两输入不同时的与非门直流电压传输特性 A和B变化对应的传输特性不同 但差别较小 在近似分析中可以不考虑它们的差别 若A为高电平 B变化 则情况稍有不同 因为MN2的源极和衬底电位不同 要受到衬偏效应的影响 其阈值电压会发生变化 另外只有当时 MN2才能导通 输出电平才开始下降 A和B变化对应的传输特性不同 但差别较小 在近似分析中可以不考虑它们的差别 2020 4 9 89 SwitchDelayModel A Req A B Rn NAND2 INV NOR2 90 CMOS组合逻辑门的设计 静态CMOS设计 与非门的瞬态特性 2020 4 9 90 91 InputPatternEffectsonDelay DelayisdependentonthepatternofinputsLowtohightransitionbothinputsgolowdelayis0 69Rp 2CLoneinputgoeslowdelayis0 69RpCLHightolowtransitionbothinputsgohighdelayis0 692RnCL B Rn CMOS组合逻辑门的设计 静态CMOS设计 2020 4 9 91 92 DelayDependenceonInputPatterns A B 1 0 A 1 B 1 0 A 1 0 B 1 time ps Voltage V NMOS 0 5 m 0 25 m PMOS 0 75 m 0 25 m CL 100fF CMOS组合逻辑门的设计 静态CMOS设计 2020 4 9 92 93 TransistorSizing 22 44 2 1 ForTpHL TpLH CMOS组合逻辑门的设计 静态CMOS设计 2020 4 9 93 94 TransistorSizingaComplexCMOSGate OUT D A B C D A B C B C 1 2 2 2 4 4 8 8 6 3 6 6 CMOS组合逻辑门的设计 静态CMOS设计 2020 4 9 94 95 Fan InConsiderations D C B A DistributedRCmodel Elmoredelay tpHL 0 69 R1C1 R1 R2 C2 R1 R2 R3 C3 R1 R2 R3 R4 CL 0 69Reqn C1 2C2 3C3 4CL Propagationdelaydeterioratesrapidlyasafunctionoffan in quadraticallyintheworstcase CMOS组合逻辑门的设计 静态CMOS设计 2020 4 9 95 96 tpasaFunctionofFan In tpLH tp psec fan in Gateswithafan ingreaterthan4shouldbeavoided tpHL quadratic linear tp tpLH CMOS组合逻辑门的设计 静态CMOS设计 2020 4 9 96 97 tpasaFunctionofFan Out tpNOR2 tp psec eff fan out Allgateshavethesamedrivecurrent tpNAND2 tpINV Slopeisafunctionof drivingstrength CMOS组合逻辑门的设计 静态CMOS设计 2020 4 9 97 98 tpasaFunctionofFan InandFan Out Fan in quadraticduetoincreasingresistanceandcapacitanceFan out eachadditionalfan outgateaddstwogatecapacitances CgPMOS CgNMOS toCLtp a1FI a2FI2 a3FO CMOS组合逻辑门的设计 静态CMOS设计 2020 4 9 98 99 FastComplexGates DesignTechnique1 Transistorsizingaslongasfan outcapacitancedominatesProgressivesizing InN In1 In2 In3 M1 M2 M3 MN DistributedRClineM1 M2 M3 MN theFETclosesttotheoutputisthesmallest Canreducedelaybymorethan20 decreasinggainsastechnologyshrinks CMOS组合逻辑门的设计 静态CMOS设计 2020 4 9 99 100 FastComplexGates DesignTechnique2 Transistorordering In1 In2 In3 M1 M2 M3 In3 In2 In1 M1 M2 M3 criticalpath criticalpath charged 1 0 1 charged charged 1 delaydeterminedbytimetodischargeCL C1andC2 delaydeterminedbytimetodischargeCL 1 1 0 1 charged discharged discharged CMOS组合逻辑门的设计 静态CMOS设计 2020 4 9 100 101 FastComplexGates DesignTechnique3 Alternativelogicstructures F ABCDEFGH CMOS组合逻辑门的设计 静态CMOS设计 2020 4 9 101 102 FastComplexGates DesignTechnique4 Isolatingfan infromfan outusingbufferinsertion CMOS组合逻辑门的设计 静态CMOS设计 2020 4 9 102 103 CMOSProperties Fullrail to railswing highnoisemarginsLogiclevelsnotdependentupontherelativedevicesizes ratiolessAlwaysapathtoVddorGndinsteadystate lowoutputimpedanceExtremelyhighinputresistance nearlyzerosteady stateinputcurrentNodirectpathsteadystatebetweenpowerandground nostaticpowerdissipationPropagationdelayfunctionofloadcapacitanceandresistanceoftransistors CMOS组合逻辑门的设计 静态CMOS设计 2020 4 9 103 CMOS版图与SPICE仿真 104 2020 4 9 104 105 CMOSProcess 2020 4 9 105 106 MOSFET Metal OxideSemiconductorField EffectTransistorCMOS 互补MOSn型MOSFET 载流子为电子p型MOSFET 载流子为空穴 N阱 局部衬底 CMOSProcess 2020 4 9 106 107 CMOSProcess 2020 4 9 107 108 集成电路制作工艺 集成电路是以平面工艺为基础 经过多层加工形成的 目前集成电路绝大多数是在单晶衬底上制作的 即硅基集成电路 它的制作是以硅单晶片 晶片或晶圆 为单位进行的 一个硅片 wafer 包含很多的集成电路芯片 chip die 2020 4 9 108 109 晶体的生长 2020 4 9 109 110 直拉法拉晶机 2020 4 9 110 111 2020 4 9 111 112 2020 4 9 112 113 2020 4 9 113 114 晶片两面研磨 2020 4 9 114 115 2020 4 9 115 116 2020 4 9 116 117 2020 4 9 117 118 CMOS工艺流程与MOS电路版图举例 1 CMOS工艺流程1 简化N阱CMOS工艺演示flash2 清华工艺录像 N阱硅栅CMOS工艺流程3 双阱CMOS集成电路的工艺设计4 图解双阱硅栅CMOS制作流程2 典型N阱CMOS工艺的剖面图3 SimplifiedCMOSProcessFlow4 MOS电路版图举例 2020 4 9 118 119 1 简化N阱CMOS工艺演示 CMOS流程 2020 4 9 119 120 2 1集成电路加工的基本操作 2020 4 9 120 121 多层铜互连 2020 4 9 121 122 2020 4 9 122 123 1 形成某种材料的薄膜 为了制造分立器件和集成电路 可以采用多种不同的薄膜 这些薄膜可以归为五大类 1 热氧化膜 2 电介质层 3 外延层 4 多晶硅 5 金属薄膜 形成薄膜的方法 化学汽相淀积 CVD 物理汽相淀积 PVD 热氧化法 高质量的二氧化硅 2 1集成电路加工的基本操作 2020 4 9 123 124 2020 4 9 124 125 生长机理 硅与氧 干氧氧化 Si 固体 O2 气体 SiO2 固体 水蒸气 湿氧氧化 Si 固体 2H2O 气体 SiO2 固体 2H2 气体 在氧化过程中硅与二氧化硅界面会向硅内移动 硅的氧化 2020 4 9 125 126 2020 4 9 126 127 2020 4 9 127 128 2 1集成电路加工的基本操作 2 在各种薄膜材料上形成需要的图形 光刻和刻蚀 把设计好的集成电路版图上的图形复制到硅片上目前主要是光学光刻 2020 4 9 128 129 光刻十步法工艺 2020 4 9 129 130 2020 4 9 130 131 刻蚀 etching 图形曝光是将图形转移到覆盖在半导体硅片表面的光刻胶上的过程 为了电路的生产 这些图形必须再转移到光刻胶下面组成器件的各薄层上 这种图形的转移是采用刻蚀工艺来完成的 即选择性的刻蚀掉该薄层上未被掩蔽的部分 2020 4 9 131 132 湿法化学刻蚀和干法刻蚀 不能精确控制刻蚀速率 很难实现精细图形 2020 4 9 132 133 反应离子刻蚀 ReactionIonEtching 简称RIE刻蚀 正胶和负胶的区别 2020 4 9 133 134 2 1集成电路加工的基本操作 3 掺杂通过掺杂可以在硅衬底上形成不同类型的半导体区域 构成各种器件结构 掺杂工艺的基本思想就是通过某种技术措施 将一定浓度的 价元素 如硼 或 价元素 如磷 砷等掺入半导体衬底 掺杂 将需要的杂质掺入特定的半导体区域中 以达到改变半导体电学性质 形成PN结 电阻 欧姆接触磷 P 砷 As N型硅硼 B P型硅掺杂工艺 扩散 离子注入 2020 4 9 134 135 2 2典型的CMOS结构和工艺 MOS晶体管的全称是金属 氧化物 半导体场效应晶体管 Metal Oxide SemiconductorFieldEffectTransistor 简称MOSFET CMOS集成电路是利用NMOS和PMOS的互补性来改善电路性能的 因此叫做互补MOS集成电路 由于栅极通过二氧化硅绝缘层和其他区域隔离 MOS晶体管又叫做绝缘栅场效应晶体管 2020 4 9 135 136 重要的结构参数 LWtoxxj注意 沟道长度应该是源 漏区和衬底形成的冶金结之间的距离 它和版图上设计的多晶硅的栅长LG是有差别 L LG 2LDLD 0 8xj 实际沟道宽度 W WA 2WD 2020 4 9 136 137 MOSFET的面积随着栅长 最小特征尺寸 的减小而减小 2020 4 9 137 138 MOS晶体管的分类 按导电载流子的类型 n沟道MOS晶体管p沟道MOS晶体管按工作模式分 增强型MOS晶体管常截止器件耗尽型MOS晶体管常导通器件四种情况单极晶体管和双极晶体管的区别 2020 4 9 138 139 2020 4 9 139 140 2020 4 9 140 141 2 2 2n阱CMOS结构和工艺 选择无缺陷的晶向单晶硅片 硅界面态密度低 缺陷少 迁移率高 有利于提高器件性能 N SUB接VDD P SUB接地 MOS管所有pn结必须反偏 2020 4 9 141 142 2 2 3体硅CMOS中的闩锁效应 闩锁效应 Latch Up 是CMOS集成电路存在一种寄生电路的效应 它会导致VDD和VSS短路 使得晶片损毁 这种效应是早期CMOS技术不能被接受的重要原因之一 在制造技术发展和充分了解电路设计技巧之后 这种效应已经可以被控制了 在CMOS晶片中 在电源VDD和地线GND之间由于寄生的PNP和NPN双极性BJT相互影响而产生的一低阻抗通路 它的存在会使VDD和GND之间产生大电流 从而破坏芯片或者引起系统错误 2020 4 9 142 143 CMOS电路中的寄生PNPN效应 1 Vout VDD Q3导通 Q2有基极电流 并在RS上有压降 Q2发射结正偏 Q2导通 有电流流过RW 使Q1的基极电压小于VDD Q1导通 Q2的基极X电压更大 Q1的基极电压更小 则Q1和Q2循环放大 电流增大 并使VDD和地之间的电压为 Von VCES 成为闩锁效应 2 Vout 0 Q4导通 为Q1提供基极电流 Y电压下降 Q1导通 X电压上升 Q2导通Y电压进一步下降 Q1更加导通 如此循环 X Y 2020 4 9 143 144 2 防止闩琐的措施 1 减小阱区和衬底的寄生电阻RS RW 减小寄生双极晶体管发射结的正向偏压 防止Q1 Q2导通 2 降低寄生双极晶体管的增益 3 使衬底加反向电压 降低寄生管的基极电压 使其不易导通 4 加保护环 GuardRing 可以削弱寄生晶体管之间的耦合作用 p28图2 2 11 5 用外延衬底 在先进的CMOS工艺中 采用P 衬底上由p 外延层的硅片 使寄生pnp管的集电极电流主要被P 衬底收集 从而极大减小了寄生npn管的基极电流 使npn管失去作用 6 采用SOICMOS技术是消除闩锁效应的最有效途径 2020 4 9 144 145 版图 Layout 集成电路的版图定义为制造集成电路时所用的掩模上的几何图形 版图是集成电路从设计走向制造的桥梁 它包含了集成电路尺寸 各层拓扑定义等器件相关的物理信息数据 集成电路制造厂家根据这些数据来制造掩膜 2 2 4CMOS版图设计规则 掩模图的作用 掩膜上的图形决定着芯片上器件或连接物理层的尺寸 因此版图上的几何图形尺寸与芯片上物理层的尺寸直接相关 2020 4 9 145 146 CMOSprocess p p p 2020 4 9 146 147 Process Inverter p sub P diffusion N diffusion Polysilicon Metal Legendofeachlayer contact N well GND 低氧 场氧 p sub p 147 148 LayoutandCross SectionViewofInverter In 图例 148 149 Process fieldoxide fieldoxide fieldoxide 149 150 几何图形包括 N阱 有源区 多晶硅 n 和p 注入 接触孔以及金属层 2020 4 9 150 151 版图几何设计规则 层次人们把设计过程抽象成若干易于处理的概念性版图层次 这些层次代表线路转换成硅芯片时所必需的掩模图形 2020 4 9 151 152 几点注意 1 由于制造过程中不可避免地存在对准偏差 所以为保证晶体管被包含在n阱内 应使n阱环绕器件时留有足够的余量 2 每个有源区都被相应的注入区图形包围 且有源区边界与注入区边界之间有足够的间距 3 栅区需要一块独立的掩模 4 接触孔掩模窗口提供了有源区和多晶硅到第一层金属的连接 2020 4 9 152 153 设计规则 由于器件的物理特性和工艺的限制 芯片上物理层的尺寸 进而版图的设计必须遵守特定的规则 涉及规则就是不管制作工艺的每一步出现什么样的偏差都能保证正确制造晶体管和各种连接的一套规则 这些规则是各集成电路制造厂家根据本身的工艺特点和技术水平而制定的 因此不同的工艺 就有不同的设计规则 2020 4 9 153 154 厂家提供设计规则 设计者只能根据厂家提供的设计规则进行版图设计 严格遵守设计规则可以极大地避免由于短路 断路造成的电路失效和容差以及寄生效应引起的性能劣化 2020 4 9 154 155 版图几何设计规则 最小宽度掩模上定义的几何图形的宽度 和长度 必须大于一个最小值 该值由光刻和工艺的水平决定 2020 4 9 155 156 版图几何设计规则 最小间距在同一层掩模上 各图形之间的间隔必须大于最小间距 在某些情况下 不同层的掩模图形的间隔也必须大于最小间距 2020 4 9 156 157 版图几何设计规则 最小包围N阱和p 注入区在环绕晶体管时应有足够的余量 以确保即使在出现制造偏差时器件部分始终在n阱和p 注入区里面 2020 4 9 157 158 版图几何设计规则 最小延伸有些图形在其它图形的边缘外还应至少延长一个最小长度 2020 4 9 158 159 2020 4 9 159 160 版图几何设计规则 从设计的观点出发 设计规则可以分为三部分 1 各层图形的最小尺寸即最小线宽 2 同一层次图形之间的最小间距 3 不同层次图形之间的对准容差 或叫套刻间距 有几种方法可以用来描述设计规则 其中包括 以微米分辨率来规定的微米规则 以特征尺寸为基准的 规则 2020 4 9 160 161 版图的验证 DRCLVSXRC 2020 4 9 161 162 2020 4 9 162 163 dB S11 dB S12 dB S22 dB S21 2020 4 9 163 164 2020 4 9 164 SPICE电路仿真基础 原理图与网表 ABJTAMPVCC106Q1230MQRC12680RB2320KRL501KC14310UC22510UVI40AC1 MODELMQNPNIS 1E 14 BF 80RB 50VAF 100 OP END 165 其中 MODEL为模型语句 用来定义BJT晶体管Q1的类型和参数 分析结果如下 1 电路静态工作点 27oC NODEVOLTAGENODEVOLTAGENODEVOLTAGE1622 09930 7031NODEVOLTAGENODEVOLTAGE4050 2 独立电压源电流和总功耗VOLTAGESOURCECURRENTSNAMECURRENTVCC 5 735E 03TAOTALPOWERDISSIPATION3 44E 02WATTS 2020 4 9 166 3 晶体管Q1的静态电流 电压和小信号模型参数如下 NAMEQ1RPI3 70E 02MODELMQRX5 00E 01IB6 98E 05RO1 79E 04IC5 67E 03CBE0 00E 00VBE7 03E 01CBC0 00E 00VBC 1 40E 00CBX0 00E 00VCE2 10E 00CJS0 00E 00BETADC8 11E 01BETAAC8 11E 01GM2 19E 01FT3 49E 18 2020 4 9 167 2020 4 9 168 电路分析类型 OP直流工作点分析 TRAN瞬态分析 DC直流扫描分析 FOUR傅里叶分析 TF传输函数计算 MC蒙特卡罗分析 SENS灵敏度分析 STEP参数扫描分析 AC交流小信号分析 WCASE最坏情况分析 NOISE噪声分析 TEMP温度设置 2020 4 9 169 MOS场效应晶体管及其SPICE模型 MOS管的结构尺寸缩小到亚微米范围后 多维的物理效应和寄生效应使得对MOS管的模型描述带来了困难 模型越复杂 模型参数越多 其模拟的精度越高 但高精度与模拟的效率相矛盾 依据不同需要 常将MOS模型分成不同级别 SPICE2中提供了几种MOS场效应管模型 并用变量LEVEL来指定所用的模型 LEVEL 1MOS1模型 Shichman Hodges模型LEVEL 2MOS2模型 二维解析模型LEVEL 3MOS3模型 半经验短沟道模型LEVEL 4MOS4模型 BSIM Berkeleyshort channelIGFETmodel 模型 2020 4 9 170 LEVEL 1模型 基于Shichman Hodges提出的简单模型模型公式简单 便于记忆 模型参数少 且参数物理意义明确 节省运算时间 手工初步分析估算电路的性能 针对长沟道MOS器件 除了饱和区沟道长度调制效应 没有考虑其他二级效应 2020 4 9 171 2020 4 9 172 2020 4 9 173 LEVEL 2模型 考虑了短沟道和窄沟道效应 高电场下的迁移率退化和速度饱和 亚阈值电流 基于物理的解析模型 易于通过参数提取获得模型参数 模型公式比较复杂 精度不高 2020 4 9 174 LEVEL 3模型 半经验模型 为了克服LEVEL 2模型公式复杂的缺点 采用了较为简单的模型公式来提高计算效率 同时用一些经验参数拟合来保证模型的精确性 考虑了漏致势垒降低效应对阈值电压的影响 2020 4 9 175 LEVEL 4 BSIM 模型 BSIM Berkeleyshort channelIGFETmodel 模型是专门为短沟道MOS场效应晶体管而开发的模型 在BSIM3模型中考虑了下列效应 1 短沟和窄沟对阈值电压的影响 6 漏感应引起位垒下降 2 横向和纵向的非均匀掺杂 7 沟道长度调制效应 3 垂直场引起的载流子迁移率下降 8 衬底电流引起的体效应 4 体效应 9 次开启导电问题 5 载流子速度饱和效应 10 漏 源寄生电阻 2020 4 9 176 同时考虑了MOS晶体管的弱反型和强反型区的特性 是基于小尺寸器件的物理建立的模型 考虑了沟道区非均匀掺杂的影响以及参数对器件几何尺寸的依赖关系 是基于参数的模型 而模型参数是基于工艺特性获得 在SPICE应用中 BSIM是目前较为精确 有效的模型 模型的参数比较多 给参数提取带来了困难 由于BSIM是依赖于参数的模型 因此做好参数提取 获得合适的模型参数是非常重要的 LEVEL 4 BSIM 模型 2020 4 9 177 四种MOS晶体管模型的比较 LEVEL 1的模型只能粗略估算电路性能 更适合于手工计算使用 LEVEL 2的模型比较偏重物理 考虑了主要二级效应 但是存在收敛性问题 且比LEVEL 3占用CPU时间多 由于该模型物理概念明确 因此仍是一个经常使用的模型 LEVEL 3的模型尽管是半经验模型 只要给出合适的参数模型 可以获得较为满意的结果 比LEVEL 2节省运算时间 使它更适合于在电路模拟中使用 LEVEL 4的模型也是基于物理的 不过有大量的受沟道长度和宽度影响的参数 需要大量的不同尺寸器件来提取这些参数 2020 4 9 178 2020 4 9 179 2020 4 9 180 Pre LayoutSimulation 2020 4 9 181 LayoutCreation 2020 4 9 182 2020 4 9 183 2020 4 9 184 Post LayoutSimulation 2020 4 9 185 2020 4 9 186 2020 4 9 187 2020 4 9 188 2020 4 9 189 ElectronicDesignAutomatic 电子设计自动化 SPICE简介 用于模拟电路仿真的SPICE SimulationProgramwithIntegratedCircuitEmphasis 软件于1972年由美国加州大学伯克利分校的计算机辅助设计小组利用FORTRAN语言开发而成 主要用于大规模集成电路的计算机辅助设计 SPICE的正式实用版SPICE2G在1975年正式推出 但是该程序的运行环境至少为小型机 1985年 加州大学伯克利分校用C语言对SPICE软件进行了改写 1988年SPICE被定为美国国家工业标准 与此同时 各种以SPICE为核心的商用模拟电路仿真软件 在SPICE的基础上做了大量实用化工作 从而使SPICE成为最为流行的电子电路仿真软件 2020 4 9 190 从电视机 手机 电脑到航天飞机 卫星 集成电路技术对人们生活及科学进步的作用令人瞩目 几十年来 集成电路单块芯片上集成的晶体管数目成指数规律上升 集成电路复杂度的增加使得集成电路的设计必须依靠EDA技术 集成电路模拟技术正是EDA中的关键技术之一 集成电路生产工艺在过去几十年里得到了极大的发展 但集成电路的生产成本却在不断提高 例如在90nm工艺下 集成电路制造成本已超过100万美元 集成电路制造成本如此之高 因此要求集成电路能够一次性设计生产成功 但是 集成电路功能如此之复杂 离开了设计自动化技术 设计者无法保证电路设计的正确性 集成电路模拟技术通过建立电路模型 采用数值分析技术和计算机软件工程技术开发电路模拟的软件工具 借助集成电路模拟工具 设计者可以在集成电路生产之前对电路行为进行仿真 功能进行验证 从而保证电路设计成功 2020 4 9 191 电路模拟技术的发展始于通用电路模拟技术 通用电路模拟技术是电路级的模拟技术 通过晶体管 基本电路元件来描述集成电路的行为 借助高精度的晶体管模型和数值分析算法达到很高的模拟精度 但是模拟速度很慢 只适用于中小规模集成电路的模拟 通用电路模拟的主要技术包含以下几个步骤 首先根据克希霍夫定律以及晶体管模型建立描述电路行为的电路方程 即非线性的微分代数方程组 第二步通过对微分方程进行时域离散得到非线性的代数方程组 第三步采用迭代方法将非线性代数方程组转化为线性代数方程组 最后对线性代数方程组进行求解 得到电路的响应 2020 4 9 192 SPICE于1975年诞生于美国加州大学伯克莱分校 后来被引入工业界 成为至今仍被广泛使用的通用电路模拟的经典软件工具 如表1列出的HSPICE VIRTUOSOSPECTRECIRCUITSIMULATOR Eldo分别是Synopsys Cadence Mentor公司的目前的高精度通用电路模拟器 这些工具由SPICE衍变而来 2020 4 9 193 CMOS和NMOS电路性能比较 我们以反相器为例比较CMOS与NMOS电路的性能 右图为NMOS反相器的基本结构 工作原理分析缺点 功耗 输入管和驱动管 2020 4 9 194 当VinVT后M1导通 输出开始下降 VDD和地之间有电流 当Vin VDD时 M