MAX11325使用手册.docx

高精度模/数转换器（ADC）的设计1.芯片概述MAX11325是12/10位、500kHz全线性带宽、高速、低功耗、串行输出逐次逼近型(SAR)模/数转换器(ADC)，采用外部基准。MAX11325可从外部连接集成复用器的输出和ADC输入，简化信号调理电路。MAX11325提供内部和外部时钟模式，在内部和外部时钟模式下均支持扫描工作。内部时钟模式下，器件的平均计算功能可有效提高SNR；外部时钟模式下采用SampleSet术，允许用户设置模拟输入通道的顺序。SampleSet架构为多通道应用提供更灵活的排序功能，减轻微控制器或DSP (控制单元)的通信负荷。提供连接多路复用器输出和ADC输入的外部引脚，简化多路信号的信号调理设计。内部时钟模式下，集成FIFO支持高速数据采样，并保持数据以便在任意时刻、以较低的时钟速率读取数据。这种模式下，器件还支持内部平均计算，以提高嘈杂环境下的SNR。器件的模拟输入通道可以配置为单端输入、全差分输入或伪差分输入(相对于一个公共输入)。MAX11325采用2.35V至3.6V单电源供电，在1Msps采样速率下仅消耗5.4mW功率。MAX11325包括自动关断(AutoShutdown)、快速唤醒功能和高速3线串口。器件具有全关断模式，优化电源管理设计。16MHz、3线串口可直接连接到SPI、QSP和MICROWIRE器件，无须外部逻辑转换。 优异的动态范围，低压、低功耗设计以及使用便捷、小尺寸封装等优势，使得这些转换器非常适合便携式电池供电数据采集系统，以及其它要求低功耗、空间紧凑的应用。MAX11325采用32引脚、5mm x 5mm、TQFN封装，工作在-40C至+125C温度范围。 2.关键特性提供扫描模式、内部平均和内部时钟 16路先入/先出(FIFO) SampleSet：用户定义通道顺序，最大长度为256 输入引脚允许任何单端、差分和伪差分对组合输入模拟多路复用器具有真正的差分采样/保持16/8/4通道单端输入 12/8/4通道全差分输入 15/8/4通道相对于公共端的伪差分输入外部可连接多路复用器输出和ADC输入 两个软件可选的双极性输入范围VREF+/2、VREF+ 灵活的输入配置，可访问所有通道 高精度1 LSB INL、1 LSB DNL、无丢码100kHz输入频率下保证70dB SINAD 1.5V至3.6V数字I/O电源 2.35V至3.6V供电电压 更长的电池寿命，适用于便携应用3V供电、1Msps下，功耗5.4mW 全关断模式下，电流损耗2A外部差分基准(1V至VDD) 16MHz、3线SPI/QSPI/MICROWIRE/DSP兼容接口 -40C至+125C、较宽的工作温度范围 节省空间的32引脚、5mm x 5mm、TQFN封装 1Msps转换速率，无流水线延迟 3.简单应用电池供电仪表高速闭环系统高速数据采集系统工业控制系统医疗仪表便携系统4.芯片结构MAX11325引脚配置如下图所示引脚说明序号名称各自功能14, 2932AIN0AIN7模拟输入510, 17, 19GND接地11AOP正向输出复用器12AON负向输出复用器13AIP正向输入ADC14AIN负向输入ADC15有源低转换启动输入16REF-外部负差分参考输入18REF+外部正参考输入，应用参考电压REF +，旁路至GND一个0.47uF电容。20, 21VDD电源输入，与10uF并行一个0.1uF电容旁路至GND。22SCLK串行时钟输入，时钟数据的串行接口23低电平有效片选输入。当CS为低电平时，串行接口启用;当CS为高，DOUT为高阻抗或三态。24DIN串行数据输入，DIN的数据被锁存到上的串行接口SCLK的上升沿。25DGND数字I / O接地26OVDD数字电源输入。与10uF并联一个0.1uF电容并联旁路到GND。27DOUT串行数据输出，数据时钟的下降沿SCLK。当CS为高，DOUT为高阻抗或三态。28转换输出使能。当该端口位低，转换结束，可以读出数据（内部时钟模式）。MAX11325功能框图5.详细说明MAX11325是具有外部12-/10-bit参考和500kHz的业界领先的，完整的线性带宽，高速，低功耗，串行输出连续逼近寄存器（SAR）的模拟 - 数字转换器器（ADC）。这些器件具有扫描模式，内部平均老化，提高信噪比，自动关机的功能。外部时钟模式设有SampleSet技术技术，一个用户可编程的模拟输入通道测序。用户可以定义和加载的唯一序列到ADC模式同时允许高和低频率CY输入要转换的无界面活性。这功能释放的控制单元，用于其他任务，而低ING整体系统噪音和功耗。MAX11325包括内部时钟。该内部时钟模式具有一个集成的FIFO，允许高速采样的数据被读出，然后保持在任何时间或在较低的时钟速率。内部平均在这种模式下提高信噪比嘈杂也支持的输入信号。所有输入通道都配置为赎罪GLE-结束，全差分或伪差分输入单极或双极模式。 MAX11325从2.35V至3.6V电源工作，仅消耗在1Msps的5.4mW。MAX11325包括自动关机，速度快唤醒，和一个高速的3线串行接口。该器件具有最佳的电源掉电模式管理从模拟电压源中的数据被转换各种通道和数据采集配置。通过3线微处理器（FP）的控制变得容易串行接口SPI-/QSPI-/MICROWIRE-compatible。AOP和AON而AIP和AIN都是ADC输入输出引脚的内部多路复用器可通过外部引脚。这允许灵活性系统设计者来处理所有的信号通过一个PGA（可编程增益放大器），单端或差分配置过滤器或增益级。外部缓冲阶段的设计应正确驱动输入的ADC的采样网络。外部缓冲也应该有非常高的输入阻抗（低泄漏电流），以确保最佳的线性度。如果不要求额外的信号处理，连接AOP AIP和AON到AIN。建议限制源阻抗不会影响采样准确度的ADC的线性度和总压低谐波失真。见SINAD与输入电阻在典型的工作特性图。5.1输入带宽该ADC的输入采样电路具有500MHz的小信号全数字化高速线性带宽瞬变事件和测量周期信号通过使用ADC的采样速率带宽超过欠技巧。抗混叠滤波的输入信号是必要的，以避免高频信号混叠到感兴趣的频段5.2串行接口MAX11325具有一个串行接口兼容SPI/ QSPI和Microwire器件。为SPI/ QSPI，确保CPU的串行接口运行在主模式来产生串行时钟信号。选择SCLK频率为48MHz或更小，并设置时钟极性（CPOL）控制寄存器中的相位（CPHA）相同值。 MAX11325操作SCLK怠速高，因此操作CPOL= CPHA= 1。撤消修改CS置低的上升沿锁存输入数据DINSCLK。 DOUT输出数据更新下降SCLK边缘。高到低过渡CS样品模拟输入和启动一个新的框架。帧是定义的CS两个下降沿之间的时间。有一个最低每帧16位的串行数据到控制寄存器时钟输入，德国DIN标准，进行数据在SCLK的上升沿。串行数据输出， DOUT，提供转换结果，并同步输出SCLK的下降沿。 DOUT是一个16位数据字含有一个4-bit的信道地址，然后通过一个12-bit领导由MSB设置CHAN_ID时的转换结果1在ADC模式控制寄存器（图2a）。何时CHAN_ID设置为1保持在SCLK高至少为25ns前CS下降沿（图2b）。当CHAN_ID是设置为0（仅适用于外部时钟模式），16位的数据字包括领先的零和12位转换结果其次是由3尾随零（图2c）。在10位的转换结果之后5尾随零。图2a 外部时钟模式时序图与CHAN_ID= 1图2b 外部时钟模式时序图与CHAN_ID= 1为最佳性能图2c 外部时钟模式时序图与CHAN_ID= 05.3单端差分和伪差分输入MAX11325包括多达16个模拟输入一针针的基础上，可以配置的通道16个单端输入，8个全差分对，或15相对于一个普通的伪差分输入输入（REF-/AIN15是常见的输入）。模拟输入范围为0V至VREF+单端和伪差分模式（单极）和+-VREF+/ 2或+-VREF+在全差分模式（双极性）根据范围寄存器设置。范围见表7寄存器的设置撤消修改单极模式设置差分输入范围从0到VREF+。如果波动在单极模式下低于负模拟输入正模拟输入，数字输出代码是零。选择双极模式设置差分输入范围+-VREF+/2+或VREF+，根据不同的范围寄存器设置。在单端模式下，ADC总是在单极模式运行。模拟输入内部参考GND与满量程输入范围为0V至VREF+单端转换内部参考GND（图3）MAX11321-MAX11328具有多达15个伪差分输入，通过设置bits在PDIFF_COM单极寄存器到1。 15模拟输入信号到一个DC信号施加到输入参考REF-/AIN15。5.4全差分基准（REF + REF）当参考使用在全差分模式（REFSEL=1），设置满量程范围的差异在REF+和REF-。输出代码达到其最大值，如果输入信号超过该参考文献范围内。图3 等效输入电路5.5 ADC传递函数MAX11325的输出格式是直二进制单极模式和二的补双极模式。该代码转换的中间连续整数LSB值，如0.5LSB，1.5LSB。图4和图5示出单极性和双极性转移功能。输出编码是二进制的，例如1LSB= VREF+/ 4096等12位器件有MAX11322/MAX11325/MAX11328。5.6内部FIFOMAX11325包含一个FIFO缓冲区，最多可容纳16个ADC结果。这使得ADC处理多个内部时钟不占用串行总线转换。如果FIFO被填满，并要求进一步转换从FIFO中读取，最古老的ADC结果被新的ADC结果覆盖。每个结果包含2字节，MSB前面四个领先的通道地址位。每个CS下降沿后，最早可用字节的数据可在DOUT。当FIFO是空的，DOUT是零。图4 12位分辨率的单极性传输函数图5 12位分辨率的双极性传输函数5.7外部时钟改变从内部到外部应用软复位时时钟模式：复位1:0=10。详细操作的模式依赖于外部时钟模式是操作设备使用SCAN3:0位选择设置（见表3）。在外部时钟模式的模拟输入进行采样，在CS的下降沿。串行时钟（SCLK）是用来执行转换。根据所选择的模式，在要转换的通道上面的每个帧（例如，手动模式）从串行数据输入（DIN）的定序器读取。转换结果在下一帧发送到串行输出（DOUT）。在其他外部时钟模式要转换的通道序列的模式是由（SCAN3:0），在表3中选择。见应用信息更详细的编程模式。5.8内部时钟应用软复位时，从内部到外部时钟模式：RESET1:0 =10。 MAX11325工作从内部的振荡器，它是准确的13.33MHz的名义时钟速率的Q15以内。请求内部定时转换ADC模式控制寄存器写入适当的顺序（表2）。使用内部振荡器通过CNVST自动形成发起唤醒，采集，转换，和关断的序列。结果被添加到内部FIFO。随着CS高，启动扫描CNVST信号低至少5ns的前拉它高（图6）。然后，MAX11325醒来，扫描所有要求的渠道，把结果存储在FIFO中，并关闭。扫描完成后，EOC被拉低，结果是在FIFO。等待，直到EOC变为之低前拉低CS串行接口进行通信。 EOC保持低电平，直到CS或CNVST再次拉低。不要启动第二CNVST前EOC变为低电平，否则可能会损坏，FIFO。图6 内部转换CNVST图7 内部与SWCNV转换另外，在ADC模式控制寄存器1（图4）设置SWCNV启动转换，与CS上升沿，而不是骑自行车CNVST（表2）。对于正确的操作，CS必须保持低为17个时钟周期，以保证该装置解释SWCNV的设置。等待，直到EOC变低前拉CS低COM通信的串行接口。完成转换后，SWCNV复位为0。5.9模拟输入MAX11325产生一个数字输出对应模拟输入到模拟输入电压只要是在规定的工作范围内。内部保护二极管的模拟输入电压年龄限制区域内的模拟输入电源轨（VDD，GND），并允许模拟输入电压摆幅从GND - 0.3V至VDD +0.3V而不损坏器件。输入电压超过GND - 0.3V和VDD+0.3V的正向偏置内部保护二极管。限制二极管的正向电流小于50mA，以避免损坏年龄MAX11325。5.10 ECHO当ADC配置寄存器写入，设置ECHO1 ADC配置寄存器回显配置DOUT上的数据在时间n+1。5.11扫描模式MAX11325设有九个扫描模式（表3）。5.12手动模式要选择下一个信道来识别在每个SPI帧。转换结果，在下一帧中被发送出去。手动模式下的工作原理与外部时钟的唯一。 FIFO是未使用的。5.13重复模式重复扫描通道N的次数和所有转换结果存储在FIFO。 ADC配置寄存器中编程的扫描数。重复模式工作仅在内部时钟。5.14 Custom_Int和Custom_Ext模式在Custom_Int模式和Custom_Ext模式下，该设备扫描预先设定的升序排列渠道。陈氏通道扫描序列进行编程，在自定义的SCAN0或自SCAN1寄存器（见表12和表13）。选择一个新的I/ P MUX第十三SCLK下降沿每一帧。 Custom_Int与内部时钟工作。 Custom_Ext与外部时钟5.15 Standard_Int和Standard_Ext模式Standard_Int模式和Standard_Ext模式下，设备扫描信道0到N，其中N是ADC模式控制在指定的最后一个通道，以递增顺序注册。选择一个新的I/ P MUX第十三SCLK下降沿每一帧。 Standard_Int与内部时钟工作。 Standard_Ext与外部时钟工作。5.16 Upper_Int和Upper_Ext模式Upper_Int模式和Upper_Ext模式下，设备扫描通道N到大排列，其中N是第一个指定的通道，在ADC模式控制通过15/11/7/3注册。选择一个新的I/ P MUX第十三SCLK下降沿每一帧。 Upper_Int与内部时钟工作。 Upper_Ext与外部时钟工作。5.17 SampleSet模式该SampleSet操作模式允许一个独特的的通道序列组合，最大长度为256的定义。 SampleSet仅支持在外部时钟模式。 SampleSet非常适合多声道测量应用的一些模拟输入必须比别人更经常转换。图8 回显的配置数据SampleSet的方法提供了更大的测序而alleviat重大单片机的通信开销多通道应用的灵活性。SampleSet技术允许用户利用可用的ADC输入带宽之间的ADC和控制单元，而不需要固定通信一。用户可以定义并加载到ADC模式，允许无界面活性高和低频率的输入，适当地进行转换的唯一序列。与加载到ADC存储器中的唯一的序列，可能会无限期地重复模式，或在任何时间改变。例如，MAX11325的最大吞吐量是1Msps。传统的ADC扫描模式允许最多16个通道的转换以升序排列。在这种情况下，每信道的有效吞吐量是1Msps/16通道或62.5ksps。 ADC可以解决的最大输入频率（奈奎斯特定理）31.25kHz。如果必须测量所有16个通道，与一些通道具有31.25kHz大于输入频率，则用户必须返回到手动模式，需要浓度恒定的串行接口上的通信。 SampleSet技术解决了这个问题。图9提供了SampleSet的使用模型的例子。图9 SampleSet使用型号示例5.18平均模式在平均模式时，设备将执行指定的转换次数，并返回在FIFO中的每个请求的结果的平均。平均模式与内部时钟。5.19扫描模式和单极/双极性设置当单极性或双极性寄存器配置为伪差分或全差分模拟输入对在这个自动模式重复。例如，如果N被设置为15，以扫描所有16个通道，所有模拟输入对被配置为全差分转换时，ADC转换通道的两倍。在这种情况下，用户可输入对避免双重转换，通过实现手动模式或使用Custom_Int或Custom_Ext的扫描模式，只扫描偶数（或奇数）的信道（例如，0，2，4）。表1，注册访问和控制表2，ADC模式控制寄存器位名称位默认状态功能REG_CNTL150设置为0，选择ADC模式控制寄存器SCAN3:014:110001ADC扫描控制寄存器（表3）CHSEL3:010:70000模拟输入通道选择寄存器（表4）。见表3，以确定哪些模式使用CHSEL3:0通道扫描指令RESET1:06:500RESET1：RESET0=00，没有复位；RESET1：RESET0=01，只复位FIFO,（复位到零）；RESET1：RESET0=10，复位所有寄存器到默认设置（包括FIFO）；RESET1：RESET0=11，未使用PM1:04:300电源管理模式。在外部时钟模式下，PM1:0在正常模式和多种掉电操作模式中选择。CHAN_ID20外部时钟模式。在内部时钟模式通道地址是始终存在的。设置为1，DOUT是一个16位的数据字包含一个4-bit的信道地址，然后由一个12位的转换结果MSB决定SWCNV10设置为1，CS的上升沿启动转换，而不是循环CNVST（内部时钟模式）。此位是用来为内部时钟模式下，只有必须在ADC重申模式控制，另一次转换是需要的。00未使用表3，ADC扫描控制SCAN3SCAN2SCAN1SCAN0模式功 能0100Standard_Ext到第N个0的扫描各信道时钟模式：外部时钟通道扫描/序列：N个信道以升序频道选择：见表4，CHSEL3:0确定通道N平均：无0101Upper_Int通过扫描通道N最高编号通道。 FIFO存储x转换结果x =通道16-N 则为16通道器件x =通道8-N 则为8通道器件时钟模式：内部时钟通道扫描/最高编号通道升序排列顺序：通过通道N频道选择：见表4，CHSEL3:0确定通道N平均：可以启用0110Upper_Ext扫描通道N至最高编号通道时钟模式：外部时钟通道扫描/最高编号通道升序排列顺序：通过通道N频道选择：见表4，CHSEL3:0确定通道N平均：无0111Custom_Int在从小到大的顺序扫描预先设定的频道,FIFO存储这种独特的信道序列的转换结果。时钟模式：内部时钟通道扫描/序列：独特的上升通道序列最大深度：16次转换频道选择：见表12，自定义SCAN0寄存器和表13，自定义SCAN1寄存器平均：可以启用1000Custom_Ext在从小到大的顺序，扫描预先设定的频道时钟模式：外部时钟通道扫描/序列：独特的上升通道序列最大深度：16次转换频道选择：见表12，自定义SCAN0寄存器和表13，自定义SCAN1寄存器平均：无1001SampleSet预先设定的通道序列扫描，最大长度为256。通道上的图案并无任何限制。时钟模式：外部时钟通道扫描/序列：独特的渠道序列最大深度：256转换频道选择：见表4平均：无1010空在先前选定的模式继续运作。忽略数据位10:0。1011空在先前选定的模式继续运作。忽略数据位10:0。1100空在先前选定的模式继续运作。忽略数据位10:0。1101空在先前选定的模式继续运作。忽略数据位10:0。1110空在先前选定的模式继续运作。忽略数据位10:0。1111空在先前选定的模式继续运作。忽略数据位10:0。表4中，模拟输入通道选择6.应用信息6.1如何编程模式1）配置ADC（设置MSB DIN1）。2）程序ADC模式控制（MSB在DIN为0），开始转换过程或控制电源管理功能。写在一个转换序列中，如果ADC模式控制ADC完成当前转换，在接下来的CS下降沿启动其新的指令。如果配置数据（在DIN MSB为a1），是写在一个转换序列，ADC完成目前在现有的扫描模式转换。然而，DOUT上的数据是无效的，直到一个新的ADC模式控制指令编码帧以下。6.2布局，接地和旁路为了获得最佳性能，使用了坚实的基础平面印刷电路板。确保数字和模拟信号线是彼此分开的。不要运行模拟和数字（特别是时钟）线平行的一个或数字线路下方的ADC包装。在VDD，OVDD和REF噪音影响ADC的性能。 0.1uF和10uF旁路电容，VDD旁路，OVDD，REF地面。最小长度电容铅和微量元素达到最佳电源噪声抑制。6.3选择一个输入放大器ADC的采集时间与输入放大器的稳定时间相匹配是很重要的。当ADC采样输入信号的时间间隔长于最坏情况下的输入信号的建立时间，转换结果是准确的。根据定义，建立时间是应用程序的输入电压的步骤和在该点的输出信号达到并保持在一个给定的错误结果的稳态的放大器的输出电平为中心的频带之间的时间间隔。ADC输入在采样周期采样电容充电，简称为在采集周期。在此采集期间，稳定时间由输入电阻的影响电阻和输入采样电容。这个错误可以被估计使用的输入电容和源极的RC时间常数的沉降阻抗，采集时间周期。图13显示了一个典型的应用电路。 MAX4430提供16位分辨率的稳定时间为37ns，此应用程序是一个很好的选择。6.4选择一个参考对于设备使用一个外部参考的参考，在选择确定的ADC的输出精度。一个理想的参考电压提供了一个完美的初始精度和保持参考电压在负载电流，温度和时间的变化无关。需要考虑下列参数中选择一个参考：初始电压精度温度漂移本期源能力本期吸收能力静态电流噪声6.5典型应用电路图13 高精度模/数转换器（ADC）电路原理图图14 底层PCB图图15 顶层PCB图