EDA复习资料整理版

答案由个人整理 难免有错 仅供参考 一 单项选择题 上课讲到的其它知识点 如变量与信号的含义 进程的含义 eda 开放流程等 有两三道可能有一定难度 二 名词解析 ASIC 专用集成电路 FPGA 现场可编程门阵列 IP 知识产 权核或知识产权模块 JTAG 联合测试行动组 HDL 硬件描述语言 SOPC 可编程片上系统 PCB Process Control Block 进程控制块 RTL 寄存器传输 级 LPM 可设置模块库 CPLD 复杂可编程逻辑器件 FSM 有限状态机 三 简答题 课本第一 二章后的简答题 另要明白自顶向下设计方法的优缺 点 简答题 第一章的 1 2 1 4 1 5 以及 要明白自顶向下设计方法的优缺点 有可能会考 已经去除了两道题目 第二章的 2 2 2 4 已经去除三道题目 PS 以上信息是在 EDA 课程答疑时 老师透露出来的 没有在的题目肯定不 会考 答案自己在书上找 by xw 四 VHDL 程序改错题 主要偏重语法 五 编程器 组合逻辑电路 38 译码和 83 编码 38 译码 library ieee use ieee std logic 1164 all entity DECODER is PORT A B C IN STD LOGIC Y OUT STD LOGIC VECTOR 7 DOWNTO 0 end DECODER architecture A of DECODER is SIGNAL INDATA STD LOGIC VECTOR 2 DOWNTO 0 BEGIN INDATAYYYYYYYYY 00000000 END CASE END PROCESS end A 83 编码 library ieee use ieee std logic 1164 all entity encode is port d in std logic vector 7 downto 0 ein in std logic a0n a1n a2n gsn eon out std logic end encode architecture behav of encode is signal q std logic vector 2 downto 0 begin a0n q 0 a1n q 1 a2n q 2 process d begin if ein 1 then q 111 gsn 1 eon 1 elsif d 7 0 then q 000 gsn 0 eon 1 elsif d 6 0 then q 001 gsn 0 eon 1 elsif d 5 0 then q 010 gsn 0 eon 1 elsif d 4 0 then q 011 gsn 0 eon 1 elsif d 3 0 then q 100 gsn 0 eon 1 elsif d 2 0 then q 101 gsn 0 eon 1 elsif d 1 0 then q 110 gsn 0 eon 1 elsif d 0 0 then q 111 gsn 0 eon 1 elsif d 11111111 then q 111 gsn 1 eon 0 end if end process end behav 时序逻辑电路 同步计数器与异步计数器 要明白两种计数器的差异 同步计数器 LIBRARY IEEE 带时钟使能的同步 4 位二进制减法计数器 use IEEE STD LOGIC 1164 ALL use ieee std logic unsigned all ENTITY count IS PORT clk clr en IN STD LOGIC qa qb qc qd OUT STD LOGIC END count ARCHITECTURE behav OF count IS SIGNAL count 4 STD LOGIC vector 3 DOWNTO 0 BEGIN Qa count 4 0 Qb count 4 1 Qc count 4 2 Qd count 4 3 PROCESS clk clr BEGIN IF clk EVENT AND clk 1 THEN IF clr 1 THEN Count 4 0000 ELSIF en 1 THEN IF count 4 0000 THEN count 4 1111 ELSE count 4 count 4 1 END IF END IF END IF END PROCESS END behav 异步计数器 LIBRARY IEEE 带时钟使能的异步 4 位二进制加法计数器 use IEEE STD LOGIC 1164 ALL use ieee std logic unsigned all ENTITY countA IS PORT clk clr en IN STD LOGIC qa qb qc qd OUT STD LOGIC END countA ARCHITECTURE example OF countA IS SIGNAL count 4 STD LOGIC vector 3 DOWNTO 0 BEGIN Qa count 4 0 Qb count 4 1 Qc count 4 2 Qd count 4 3 PROCESS clk clr BEGIN IF clr 1 THEN Count 4 0000 ELSIF clk EVENT AND clk 1 THEN IF en 1 THEN IF count 4 1111 THEN count 4 0000 ELSE count 4 count 4 1