基于TSPC原理的D触发器0.35μm工艺版图设计.doc

苏 州 市 职 业 大 学课程设计说明书 名称 基于TSPC原理的D触发器0.35m工艺版图设计 2011年12月19日至2011年12月23日共1 周院 系 电子信息工程系 班 级 09微电子技术2班 姓 名 倪艳 系主任 张红兵 教研室主任 陈伟元 指导教师 吴尘 目 录第1章：绪论31.1 版图设计基础知识31.1.1 版图设计流程31.1.2 版图设计步骤31.1.3 版图设计规则及验证31.2 标准单元版图的设计41.2.1 标准单元库的定义41.2.2 标准单元库用途51.2.3 标准单元库设计流程51.3 0.35um 工艺的设计规则51.3.1 版图设计生成及建库技术5第2章：D触发器介绍72.1 D触发器原理72.2 边沿D 触发器82.3 基于TSPC原理的D触发器8第3章：0.35um工艺基于TSPC原理的D触发器设计103.1 动态D触发器电路图的设计步骤及电路图103.2 动态D触发器版图的设计步骤及版图113.3 DRC验证11第4章：课程设计总结13参考文献14第1章：绪论1.1 版图设计基础知识1.1.1 版图设计流程版图设计是创建工程制图（网表）的精确的物理描述的过程，而这一物理描述遵守由制造工艺、设计流程以及仿真显示为可行的性能要求所带来的一系列约束。流程：功能定义-电路生成-功能验证-测试生成-布局布线-仿真1.1.2 版图设计步骤1.首先，市场部通常会详细说明需要开发的产品。2.下一步是规定设计的结构或者行为。电路设计工程师规定芯片的结构来满足市场和/或IDEA功能需求。3.系统仿真由一组工程师完成。这组工程师会对将要集成在最终芯片中的各个单独模块进行定义和验证。4.电路设计组完成所有的数字和模拟仿真，来验证电路的方案和门的连通性，以及门的尺寸（为了满足时序规范）。这些组需要和版图设计组进行交互，版图设计组会使电路适合芯片的版图布局。5.版图设计由版图设计工程师完成。他们的工作包括放置多边形，对于所有的模块，利用电路组生成的电路图来实现晶体管、基底连线、连线（使用1至6层金属）等。拿去大规模生产的最终设计是整个芯片的版图。6.开始尝试测试芯片，首先，他们将检查工艺参数是否在可以接受的允许误差范围内。下一步是使用工程测试仪来测试芯片，以便于找出所有的违规，并尝试在现场解决这些问题。7.在改正所有的错误（工艺上的和/或逻辑上的）后,芯片就要开始批量生产并流入市场.应当记住,这只是一个概念上的流程.在实际中,通过不同的设计阶段时，会有很多的反复和设计上的迭代。1.1.3 版图设计规则及验证版图设计得好坏，其功能正确与否，必须通过验证工具才能确定。版图的验证通常包括三大部分：设计规则检查(DRC)、电学规则检查(ERC)和版图与电路图对照(LVS)。 设计规则的验证是版图与具体工艺的接口, 因此就显得尤为重要, Cadence 中进行版图验证的工具主要有dracula和diva。Dracula 为独立的验证工具, 不仅可以进行设计规则验证(DRC) , 而且可以完成电学规则验证(ERC)、版图与电路验证(LVS)、寄生参数提取(L PE) 等一系列验证工作。窗口中的Exportcdl 菜单, 将版图转变成cdl 格式文件*.cdl, 并存到运行目录下。在创建了规则文件之后, 就可以使用进行LVS。首先, 检查规则文件中的语法错误, 通过后方可对规则文件进行编译,在进行验证操作过程中用到的库都应位于当前运行目录或由路径指定链接到该运行目录。打开要验证单元的版图界面, 点击file 下的Dracula Interactive, DRC, LVS, 等窗口弹出在菜单栏上, 在DRC 菜单下的setup 中, 给出错误文件的路径, 即可将错误报告与Virtuoso的图形界面结合起来, 根据错误层的提示, 在图中直接修改即可。根据错误报告的提示, 修改版图的步骤为:(1) 将错误文件导入Virtuoso 界面。(2) 找到错误层, 根据错误提示进行修改。(3) 更新gds II, 编译规则文件, 进行DRC 验证, 重复上述(1) , (2) 操作, 直至版图完全通过DRC 验证。有一类错误比较隐蔽, 称为offgrid错误。这类错误是因为位置位于最小栅格的内部造成的, 这样的版图在制版中因分辨率的限制会对尺寸四舍五入, 造成数据的失真, 甚至可能违反设计规则, 故必须修改。在最高层的offgrid 错误易于修改, 移动该层或线使其位于栅格边界上,在底层的错误要descend 数层后, 修改instance才可完成。1.2 标准单元版图的设计1.2.1 标准单元库的定义整套的标准单元库包括版图库、符号库、电路逻辑库等。包含了组合逻辑、时序逻辑、功能单元和特殊类型单元。是集成电路芯片后端设计过程中的基础部分。一般每个工艺厂商在每个工艺下都会提供相应的标准单元。1.2.2 标准单元库用途标准单元库用来为布局布线工具提供支持，导出以下文档用来进行支持： GDSII文件：包含了单元的版图信息，用来合成最终的全芯片版图； LEF文件：本文件是SOC ENCOUNTER环境下用于进行布局布线的文件，该文件为布局布线工具提供了工艺信息和各个单元的几何特性； 时序文件：时序文件用于Design Complier及其他数字综合工具进行门级综合，用于SOC ENCOUNTER等布局布线工具进行时序优化和调节。 电路逻辑和符号库：用于进行大规模的芯片电路设计。 1.2.3 标准单元库设计流程标准单元库的设计主要包括电路设计和版图设计记忆文档的提取。其中电路设计环节要确定库容量的确定和时序曲线的优化，在这一设计中要最终确定所需的单元类型和驱动能力，电路设计完毕后进行版图的设计，往往通过全定制的人工设计进行。不过也有一些自动化的工具进行。1.3 0.35um 工艺的设计规则电路设计师一般都希望电路设计得尽量紧凑, 而工艺设计师却希望工艺成品率高, 设计规则是对他们满意的折衷。设计规则是良好的规范文献，它列出了元件（导体、有源区、电阻器等）的最小宽度，相邻部件之间所允许的最小间距，必要的重叠与给定的工艺相配合的其它尺寸。人们把设计过程抽象成若干易于处理的概念性版图层次，这些层次代表将线路转换成芯片时所必需的掩膜图形。下面就以0.35um N 阱硅栅工艺为例来介绍有关层次的概念。不同层次的名称、含义及其图形标记参见右图。1.3.1 版图设计生成及建库技术单元库中的每个标准单元具有相同的高度，而宽度则视单元的复杂程度而有所不同，这样才能在综合布局布线时连成一个整体。标准单元的版图除了电源、地线的端口可以从两侧水平引出之外，其它端口都排列在相对的上下两边。这样，布局时从水平方向上可以方便地使所有标准单元排列得很整齐。互连线则被放置在单元行之间的水平布线通道和单元行两端的垂直布线通道区内。对所有单元一般要遵循下面的规则：1）每一个逻辑Pin 必须包括至少有一个端口的物理描述，每个端口必须至少有一个物理几何尺寸。2）属于一个单元的所有对象必须在单元边界里面。3）在一些技术中，电源和地伸出边缘或者在边界外边。4）Pin 的边缘和Blockage 必须至少是到单元边界最小距离的一半。5）让单元尺寸最小并不一定是要使芯片面积最小。最好是通过稍微增加芯片面积来优化布局而不是在脑子中一直不考虑布局而一味地减小单元的面积。由于0.35um 标准单元库是要标准单元在单个单元行中具有相同的高度，设计时可以使电源共享。电源共享可以通过减少通道的数量来减少芯片的面积。第2章：D触发器介绍触发器是能够存储一位二进制信息的基本单元。触发器特点有1.有两个能够保持的稳定状态，分别用来表示逻辑0和逻辑1。2. 在适当输入信号作用下，可从一种状态翻转到另一种状态；在输入信号取消后，能将获得的新状态保存下来。把触发器按触发方式分：可分为电位触发方式、主从触发方式及边沿触发方式。按逻辑功能分：可分为R-S触发器、D触发器、J-K触发器和T触发器。2.1 D触发器原理触发器是一种时钟控制的记忆器件，触发器具有一个控制输入讯号 (CLOCK)。CLOCK讯号使触发器只在特定时刻才按输入讯号改变输出状态。若触发器只在时钟CLOCK由L到H (H到L) 的转换时刻才接收输入，则称这种触发器是上升沿 (下降沿) 触发的。触发器可用来储存一位的数据。通过将若干个触发器连接在一起可储存多位元的数据，它们可用来表示时序器的状态、计数器的值、电脑记忆体中的ASCII码或其他资料。D触发器是最常用的触发器之一。对于上升沿触发D触发器来说，其输出Q只在CLOCK由L到H的转换时刻才会跟随输入D的状态而变化，其他时候Q则维持不变。上图显示了上升沿触发D触发器的时序图。SET和RESET是D触发器中额外两个可以屏蔽时钟操作的输入。D触发器正常工作情况下，SET和RESET均必须设为1。2.2 边沿D 触发器负跳沿触发的主从触发器工作时，必须在正跳沿前加入输入信号。如果在CP 高电平期间输入端出现干扰信号，那么就有可能使触发器的状况出错。而边沿触发器允许在CP 触发沿来到前一瞬间加入输入信号。这样，输入端受干扰的时间大大缩短，受干扰的可能性就降低了。边沿D触发器也称为维持-阻塞边沿D触发器。 （Qn+1=D）2.3基于TSPC原理的D触发器右图所示为一个用TSPC原理构成的上升沿D触发器的电路图。电路由11个晶体管构成，分为四级。当时钟信号为低电平时，第一级作为一个开启的锁存器接收输入信号，而第二级的输出节点被预充电。在此期间，第三级和第四级保持原来的输出状态。当时钟信号由低电平变换到高电平时，第一级不再开启而且第二级开始定值。同时，第三级变为开启而且将采样值传送到输出。注意，最末级(反相器)只用于获得不反相的输出电平。NMOS晶体管的器件尺寸的宽长比为（W/L）=(1.5um/350nm)PMOS晶体管的器件尺寸的宽长比为（W/L）=(3um/350nm)版图对应的工艺的寄生参数可通过电路的提取决定。而提取的电路文件用SPICE仿真来确定它的性能。仿真的TSPC DFF电路的输入，输出波形如图所示。可见，电路可以工作在500MHz的时钟频率上。因为他们的设计相对简单，晶体管数目少喝运行速度快高，特别是在高性能设计中，对于传统CMOS电路来说基于TSPC电路时一种较好的选择。第3章：0.35um工艺基于TSPC原理的D触发器设计3.1 动态D触发器电路图的设计步骤及电路图（1）进入UNIX系统，Open terminal即打开终端；（2）icfb&回车进入Cadence软件,即会弹出Icfb-Log:/home/004/CDS.log对话框；（3）新建一个单元：FileNewcellview在cellname中输人“D-TSPC”View name:SchematicTool:ComposerSchematic;即可以弹出Virtuoso Schematic Editing:luwei D-TSPC Schematic对话框，开始电路图的绘制；(4) 画PMOS管：快捷键i进入Add Instance窗口单击BrowseLibrary里选择analogLibCell里选择pmos4View里选择symbolclose修改参数（Width,Length）;（5） NMOS管、vdd、gnd的画法与步骤4相同；（6）输入输出信号的绘制：快捷键p弹出“Add Pin”对话框Direction里选择input/outputpin Names里写入D/CLK/Q;（7）连线：快捷键W连接即可；如下图3.2 动态D触发器版图的设计步骤及电路图（1）在Icfb-Log:/home/004/CDS.log对话框中，FileNewCellview在Cellname：“D-TSPC”View name:SchematicTool:ComposerVirtuoso，即弹出Virtuoso Layout Editing : luwei D-TSPC Layout对话框；根据电路图绘制版图(2)将电路图分成4部分来绘制版图：1.先画pmos管，画出出有源区，注意宽度为1.5um；其次画出栅，注意长度为0.35um;其次是衬底连接；看好串并联，源极和漏极的连接，源极和源极的连接等；在打接触孔后一定要画出金属层；最后不能忘记离子注入区SP、SN和N阱的绘制；2.画nmos管，其绘制类似于pmos；3.完成整个TSPC-D触发器的绘制及绘制输入、输出；3.3 DRC验证设计规则的验证是版图与具体工艺的接口，因此就显得尤为重要，可以进行设计规则验证（DRC）。在进行验证操作过程中用到的库都应位于当前运行目录或由路径指定链接到该运行目录。打开要验证单元的版图界面，点击FILE下的DRACULADRC，弹出在菜单栏上，在DRC菜单下的SETUP中，给出错误文件的路径，即可将错误报告与Virtuoso的图形界面结合起来，根据错误层的提示，在图中直接修改即可。根据错误报告的提示，修改版图的步骤为：（1）将错误文件导入Virtuoso界面。（2）找到错误层，根据错误提示进行修改。（3）更新编译规则文件，进行DRC验证，重复上述（1），（2）操作，直至版图完全通过DRC验证。验证结果除了面积所占的版图的百分数不符合设计0.35nm设计规则之外，其他设计规则全部达到设