实验三 数字频率计的设计.doc

第 页专业 班级 学号 姓名 成绩 实验三 数字频率计的设计一、实验目的：1、 掌握十进制计数器的设计。2、 掌握VHDL元件例化与调用方法。3、 掌握时序控制器的设计。4、 加深掌握VHDL程序设计方法和仿真测试、硬件测试方法。二、实验设备：1、 计算机 1台2、 EDA实验箱 1台3、 导线若干三、实验原理： 四、实验内容：程序清单：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY plj ISPORT(fx,clk:IN STD_LOGIC; led:OUT STD_LOGIC_VECTOR(6 DOWNTO 0); sel:buffer STD_LOGIC_VECTOR(1 DOWNTO 0);END ENTITY plj; ARCHITECTURE behav OF plj IS SIGNAL cnt,q:STD_LOGIC_VECTOR(15 DOWNTO 0); SIGNAL cnt1:STD_LOGIC_VECTOR(10 DOWNTO 0); SIGNAL q4:STD_LOGIC_VECTOR(3 DOWNTO 0); SIGNAL en,clr,lock:STD_LOGIC; BEGIN en=cnt1(10); clr=(NOT(cnt1(10)AND (cnt1(9) AND (cnt1(8); lock=(NOT(cnt1(10)AND (not(cnt1(9) AND (cnt1(8); PROCESS(fx,clr) - count fx;clr en fx BEGIN IF clr=1 THEN cnt0); ELSIF (fxEVENT AND fx=1) THEN IF en=1 THEN IF cnt(3 downto 0)9 THEN cnt(3 downto 0)=cnt(3 downto 0)+1; ELSE cnt(3 downto 0)=0000; IF cnt(7 downto 4)9 THEN cnt(7 downto 4)=cnt(7 downto 4)+1; ELSE cnt(7 downto 4)=0000; IF cnt(11 downto 8)9 THEN cnt(11 downto 8)=cnt(11 downto 8)+1; ELSE cnt(11 downto 8)=0000; IF cnt(15 downto 12)9 THEN cnt(15 downto 12)=cnt(15 downto 12)+1; ELSE cnt(15 downto 12)=0000; END IF; END IF; END IF; END IF; END IF; END IF; END PROCESS; PROCESS(clk) - count 1024hz BEGIN IF (clkEVENT AND clk=1) THEN cnt1=cnt1+1; sellock BEGIN IF (lockEVENT AND lock=1) THEN qq4 decided by sel BEGIN CASE sel IS WHEN 11 = q4 q4 q4 q4 null; END CASE; END PROCESS; 进程2：-将1位十六进制Q