5 第五讲 配置,调试,电路

Spring2010 可综合VerilogHDL基础 Slide1 基于FPGA的嵌入式系统设计 电工电子工程基础 王贞oy hust 4配置 调试和电路设计 4 1FPGA的配置方法4 2Nios2程序固化4 3SignalTap调试工具4 4FPGA小系统电路设计 Spring2010 可综合VerilogHDL基础 Slide2 4 1FPGA的配置方法 FPGA的配置是指将配置文件写入FPGA的过程 配置文件是编译 包含分析综合 布局布线 汇编 生成的用于写入FPGA以让FPGA按照描述工作的数据文件 Altera的FPGA可以有以下几种配制方法 JTAGActiveSeriesPassiveSeriesPassiveParallel Spring2010 可综合VerilogHDL基础 Slide3 4 1FPGA的配置方法 JTAG配置通过JTAG调试接口直接将硬件配置数据写至FPGA中 掉电数据丢失 Altera的FPGA基于RAM工艺 使用sof文件 简便 适用于开发时反复调试 烧写次数几乎没有寿命限制 Spring2010 可综合VerilogHDL基础 Slide4 4 1FPGA的配置方法 JTAG电路用于JTAG配置用于调试 硬件 Nios2软件 Spring2010 可综合VerilogHDL基础 Slide5 4 1FPGA的配置方法 AS配置 主动串行 在FPGA外部使用非易失性存储器存储配 EPCS 置数据 上电时FPGA自动从中读取配置数据 支持压缩数据 压缩率45 65 可由Altera的下载电缆对EPCS进行在系统编程 EPCS中的空余空间可有用户自由使用 使用pof文件 EPCS器件采用Flash工艺 有烧写寿命限制 Spring2010 可综合VerilogHDL基础 Slide6 4 1FPGA的配置方法 EPCS烧写和AS配置电路 Spring2010 可综合VerilogHDL基础 Slide7 4 1FPGA的配置方法 通过JTAG间接烧写EPCS通过sof生成jic文件 jic文件包含一个EPCS控制器逻辑数据和sof数据使用JIC文件对EPCS器件编程时 QuartusProgrammer先在FPGA中配置一个EPCS控制器 然后向此EPCS控制器发送待烧写至EPCS器件中的数据 EPCS控制器再将这些数据写进EPCS器件 Spring2010 可综合VerilogHDL基础 Slide8 4 1FPGA的配置方法 JIC文件的生成File ConvertPro grammingFiles Programmingfiletype jic Configurationdevice EPCSXXFlashLoader AddDevice EP3C16SOFData AddFile XX sof还可继续添加要烧写进EPCS的其他文件 Spring2010 可综合VerilogHDL基础 Slide9 4 1FPGA的配置方法 使用JIC文件烧写EPCS在Programmer中 选择JTAG模式 打开JIC文件 Spring2010 可综合VerilogHDL基础 Slide10 4 2NIOS程序固化 NIOS程序固化必须在FPGA内配置有NIOS处理器并带有JTAG调试模块的前提下进行 NIOS程序固化使用NiosEDS开发环境中的NiosFlashProgrammer NiosFlashProgrammer通过Nios处理器的JTAG调试模块向Nios处理器核发送指令和数据 这些指令和数据访问Nios处理器中的CFIFlash控制器或EPCS控制器 完成对Flash或EPCS器件的编程 Spring2010 可综合VerilogHDL基础 Slide11 4 2NIOS程序固化 NiosIIFlashProgrammer打开FlashProgrammer NiosII EclipsePlatform NiosII FlashProgrammer新建设置文件 File New 通过工程的BSP设置文件或SOPCInfo文件新建设置文件增加elf文件或者sof文件 Spring2010 可综合VerilogHDL基础 Slide12 4 2NIOS程序固化 程序位于EPCSResetVector位于EPCSEPCS中既要包含硬件配置数据 还要包含软件程序在Fileforflashconversion中 先添加sof文件 再添加elf文件 NiosEDS编译生成的软件目标文件 还可以继续添加其他用户文件 Spring2010 可综合VerilogHDL基础 Slide13 4 2NIOS程序固化 程序位于NorFlashResetVector位于FlashROMFlashROM中不需要包含硬件配置数据在Fileforflashconversion中添加elf文件还可以继续添加其他用户文件 Spring2010 可综合VerilogHDL基础 Slide14 4 3SignalTap调试工具 SignalTap工具用于对FPGA内的数据进行实时探测通过设置采样时钟 触发条件 待测数据和采样深度对感兴趣的待测数据进行采样 采样得到的数据通过JTAG口上传至Quartus软件 有SignalTap工具查看SignalTap调试工具配置完成后实际上是添加了一个用于采样待测数据的逻辑 它占用FPGA的逻辑资源 包括LE和RAM块 而且每次配置完成后需要重新编译 Spring2010 可综合VerilogHDL基础 Slide15 4 3SignalTap调试工具 对下图所示逻辑进行调试编译工程后 新建SignalTapIILogicAnalyserFile Spring2010 可综合VerilogHDL基础 Slide16 4 3SignalTap调试工具 在setup选项卡中左边的空白处双击添加待测节点设置触发条件 一般来说需要且只需要一个触发信号 Spring2010 可综合VerilogHDL基础 Slide17 4 3SignalTap调试工具 在右边的Clock处添加采样时钟设置采样深度 Spring2010 可综合VerilogHDL基础 Slide18 4 3SignalTap调试工具 保存文件后 会提示是否添加为工程的调试文件 选是 一个工程可以有多个Signaltap文件 在工程的设置中选择当前有效地文件 编译工程 配置FPGA 在SignalTap中设置JTAG连接 便可看到 Readytoacquire 使用 RunAnalyse 或 AutorunAnalyse 按钮便可进行单次或连续的采样 Spring2010 可综合VerilogHDL基础 Slide19 4 3SignalTap调试工具 在Data选项卡中观察数据 Spring2010 可综合VerilogHDL基础 Slide20 4 3SignalTap调试工具 可选择不同的显示格式 进制 文本或波形 Spring2010 可综合VerilogHDL基础 Slide21 4 3SignalTap调试工具 可选择不同的显示格式 进制 文本或波形 Spring2010 可综合VerilogHDL基础 Slide22 4 3SignalTap调试工具 SignalTap能观察节点一般是布局布线后在逻辑中还存在的节点 有可能感兴趣的节点在综合之后被优化掉了 这时如果仍需要观察这些节点 可以添加虚拟引脚 虚拟引脚在电路图或verilog顶层模块中是一个普通的引脚 但是在AssignmentEditor中将其约束为一个VirtualPin 不需要对其分配引脚 并不引出FPGA外部 Analysis Elaboration之后便可在Signaltap中添加这个VirtualPin了 Spring2010 可综合VerilogHDL基础 Slide23 4 3SignalTap调试工具 Spring2010 可综合VerilogHDL基础 Slide24 4 4FPGA小系统电路设计 为Cyclone3设计小系统电路必须包含以下几个部分 供电部分IO口供电 一组或多组 3 3V 2 5V 核心供电1 2VPLL供电JTAG电路非易失性的配置电路时钟电路 复位 Spring2010 可综合VerilogHDL基础 Slide25 4 4FPGA小系统电路设计 供电电路可通过Altera的EarlyPowerEstimater工具 xls文件 估计芯片功耗 对于3C16 一般核心供电几百毫安 而IO口供电根据外设多少而定 供电可采用LDO 也可采用DC DC 注意各组电源去耦 各电源引脚去耦 Spring2010 可综合VerilogHDL基础 Slide26 4 4FPGA小系统电路设计 供电电路 Spring2010 可综合VerilogHDL基础 Slide27 4 4FPGA小系统电路设计 供电电路 Spring2010 可综合VerilogHDL基础 Slide28 4 4FPGA小系统电路设计 JTAG电路用于sof配置和调试 间接EPCS配置 Spring2010 可综合VerilogHDL基础 Slide29 4 4FPGA小系统电路设计 非易失性的配置电路 Spring