SOPC考试必备资料

基于基于 FPGAFPGA 嵌入嵌入 IPIP 硬核的硬核的 SOPCSOPC 系统系统 IPIP 硬核直接植入硬核直接植入 FPGAFPGA 存在以下不足 存在以下不足 IPIP 硬核多来自第三方公司 硬核多来自第三方公司 FPGAFPGA 厂商无法控制费用 从而导致厂商无法控制费用 从而导致 FPGAFPGA 器件价格相对偏高 器件价格相对偏高 IPIP 硬核预先植入 使用者无法根据实际需要改变处理器结构 更硬核预先植入 使用者无法根据实际需要改变处理器结构 更 不能嵌入硬件加速模块不能嵌入硬件加速模块 如如 DSP DSP 无法根据实际设计需要在同一无法根据实际设计需要在同一 FPGAFPGA 中集成多个处理器 中集成多个处理器 无法根据实际设计需要裁减处理器硬件资源以降低无法根据实际设计需要裁减处理器硬件资源以降低 FPGAFPGA 成本 成本 只能在特定的只能在特定的 FPGAFPGA 中使用硬核嵌入式处理器 中使用硬核嵌入式处理器 基于基于 FPGAFPGA 嵌入嵌入 IPIP 软核的软核的 SOPCSOPC 系统系统 IPIP 软核处理器能有效克服上述不足 软核处理器能有效克服上述不足 目前最有代表性的软核处理器分别是目前最有代表性的软核处理器分别是 AlteraAltera 公司的公司的 NiosNios IIII 核 核 以及以及 XilinxXilinx 公司的公司的 MicroBlazeMicroBlaze 核 特别是核 特别是 NiosNios IIII 核 能很好的核 能很好的 解决上述五方面的问题 解决上述五方面的问题 AlteraAltera 的的 NiosNios IIII 核是用户可随意配置和构建的核是用户可随意配置和构建的 3232 位嵌入式处理位嵌入式处理 器器 IPIP 核 采用核 采用 AvalonAvalon 总线结构通信接口 包含由总线结构通信接口 包含由 FS2FS2 开发的基于开发的基于 JTAGJTAG 的片内设备内核 的片内设备内核 在费用方面 由于在费用方面 由于 NiosNios IIII 是由是由 AlteraAltera 公司直接提供而非第三方公司直接提供而非第三方 厂商产品 故用户通常无需支付知识产权费用 厂商产品 故用户通常无需支付知识产权费用 NiosNios IIII 的使用费的使用费 用仅仅是其占用的用仅仅是其占用的 FPGAFPGA 逻辑资源的费用 逻辑资源的费用 基于 HardCopy 技术的 SOPC 系统 HardCopy 就是利用原有的 FPGA 开发工具 将成功实现于 FPGA 器件上的 SOPC 系统通 过特定的技术直接向 ASIC 转化 从而克服传统 ASIC 设计中普遍存在的问题 ASIC SOC 开发中难于克服的问题包括 开发周期长 产品上市慢 一次性成功率低 有最 少投片量要求 设计软件工具繁多且昂贵 开发流程复杂等 利用利用 HardCopyHardCopy 技术设计技术设计 ASICASIC 开发软件费用少 开发软件费用少 SOCSOC 级规模的设计周期不超过级规模的设计周期不超过 2020 周 周 转化的转化的 ASICASIC 与用户设计习惯的掩模层只有两层 且一次性投片的成功率近乎与用户设计习惯的掩模层只有两层 且一次性投片的成功率近乎 100 100 即所 即所 谓的谓的 FPGAFPGA 向向 ASICASIC 的无缝转化 的无缝转化 用用 ASICASIC 实现后的系统性能将比原来在实现后的系统性能将比原来在 HardCopyHardCopy FPGAFPGA 上验证的模型提高近上验证的模型提高近 50 50 而功耗则 而功耗则 降低降低 40 40 HardCopy 技术是一种全新的 SOC 级 ASIC 设计解决方案 即将专用的硅片设计和 FPGA 至 HardCopy 自动迁移过程结合在一起的技术 首先利用 Quartus II 将系统模型成功实现 于 HardCopy FPGA 上 然后帮助设计者把可编程解决方案无缝地迁移到低成本的 ASIC 上 这样 HardCopy 器件就把大容量 FPGA 的灵活性和 ASIC 的市场优势结合起来 实现对于有 较大批量要求并对成本敏感的电子产品上 从而避开了直接设计 ASIC 的困难 芯片的集成度不断提高 功能不断增强 但是费用不断增加 芯片的集成度不断提高 功能不断增强 但是费用不断增加 制约中小企业集成电路的发展 制约中小企业集成电路的发展 理论研究的发展速度 理论研究的发展速度 片上系统 系统级 集成电路单元库 逻辑级 器件的物理版图设计 器件级 解决方案 FPGA SOPC IC 是半导体元件产品的统称 包括 集成电路 三极管 特殊电子元件 ASIC 专用 IC 是指为特定的用户 某种专门或特别的用途而设计的芯片组 SOC 片上系统 随 IC 设计与工艺的提高 使原先由许多 IC 组成的电子系统可集成到一个 芯片上 构成 SOC 软硬件协同设计和 IP 核使用是 SoC 的两大特点 SystemSystem OnOn ProgrammableProgrammable Chip Chip 可编程的片上系统 是可编程的片上系统 是 AlteraAltera 公司提出来的一种灵活 高公司提出来的一种灵活 高 效的效的 SOCSOC 解决方案 解决方案 SOPCSOPC 将处理器 存储器 将处理器 存储器 I OI O LVDSLVDS CDRCDR 等系统设计需要的功能模块集成到一个可编程器等系统设计需要的功能模块集成到一个可编程器 件上 构成一个可编程的片上系统 件上 构成一个可编程的片上系统 现今现今 SOPCSOPC 可以认为是基于可以认为是基于 FPGAFPGA 解决方案的解决方案的 SOCSOC 与与 ASICASIC 的的 SOCSOC 解决方案相比 解决方案相比 SOPCSOPC 系统及其开发技术具有更多的特色 构成系统及其开发技术具有更多的特色 构成 SOPCSOPC 的方案的方案 也有多种途径 也有多种途径 IPIP IntellectualIntellectual PropertyProperty 软核 软核 SoftSoft IPIP CoreCore 以 HDL 文本形式提交给用户 它已经过 RTL 级设计优化和功能验证 但 其中不含任何具体的物理信息 固核 固核 FirmFirm IPIP CoreCore 介于软核和硬核之间 除了完成软核所有的设计外 还完成了门级电路 综合和时序仿真等设计环节 硬核 硬核 HardHard IPIP CoreCore 基于半导体工艺的物理设计 已有固定的拓扑布局和具体工艺 并已通过工艺验证 具有可保证的性能 NiosNios IIII 的特点 的特点 最大处理性能提高了最大处理性能提高了 3 3 倍倍 CPUCPU 内核面积最大可缩小内核面积最大可缩小 1 21 2 3232 位位 RISCRISC 嵌入式处理器具有超过嵌入式处理器具有超过 200DMIPS200DMIPS 的性能 在低成本的性能 在低成本 FPGAFPGA 中实现成本只有中实现成本只有 3535 美美 分 分 由于由于 NiosNios IIII 是软核形式 其可在多种系统设置组合中进行选择 满足成本和功能要求 是软核形式 其可在多种系统设置组合中进行选择 满足成本和功能要求 可延长产品生命周期 防止出现处理器逐渐过时的情况 可延长产品生命周期 防止出现处理器逐渐过时的情况 DMIPS DhrystoneDMIPS Dhrystone MillionMillion InstructionsInstructions executedexecuted PerPer SecondSecond 主要用于测整数计算能 主要用于测整数计算能 力 力 MIPS MIPS MillionMillion InstructionsInstructions executedexecuted PerPer Second Second 每秒百万条指令每秒百万条指令 用来计算同一秒内用来计算同一秒内 系统的处理能力 即每秒执行了多少百万条指令系统的处理能力 即每秒执行了多少百万条指令 D D 是是 DhrystoneDhrystone 的缩写 他表示了在的缩写 他表示了在 DhrystoneDhrystone 这样一种测试方法下的这样一种测试方法下的 MIPSMIPS DhrystoneDhrystone 是一种整数运算测试程序 是一种整数运算测试程序 可配置嵌入式软核处理器的优势可配置嵌入式软核处理器的优势 可配置性 根据外设 存储器接口 性能特点和成本构建 完美 的处理器 三 种处理器内核 快速 经济 标准 SOPC Builder 配备的内核 无限制的 DMA 通道组 合 多 CPU 内核多处理器系统定制指令降低成本 1 提供合理的性能 组合 2 提升系统的性能 3 降低系统成本 4 延长产品的生命周期 例 3 1 4 位全加器 module adder4 cout sum ina inb cin output 3 0 sum output cout input 3 0 ina inb input cin assign cout sum ina inb cin endmodule 例 3 2 4 位计数器 module count4 out reset clk output 3 0 out input reset clk reg 3 0 out always posedge clk begin if reset out 0 同步复位 else out out 1 计数 end endmodule BCD 码 七段数码管显示译码器 module decode4 7 decodeout indec output 6 0 decodeout input 3 0 indec reg 6 0 decodeout always indec begin case indec 用 case 语句进行 译码 4 d0 decodeout 7 b1111110 4 d1 decodeout 7 b0110000 4 d2 decodeout 7 b1101101 4 d3 decodeout 7 b1111001 4 d4 decodeout 7 b0110011 4 d5 decodeout 7 b1011011 4 d6 decodeout 7 b1011111 4 d7 decodeout 7 b1110000 4 d8 decodeout 7 b1111111 4 d9 decodeout 7 b1111011 default decodeout 7 bx endcase end 例 5 13 用 casez 描述的数据选择 器 module mux casez out a b c d select output out input a b c d input 3 0 select reg out always select or a or b or c or d begin casez select 4 b 1 out a 4 b 1 out b 4 b 1 out c 4 b1 out d endcase end endmodule 例 9 6 3 8 译码器 module decoder 38 out in output 7 0 out input 2 0 in reg 7 0 out always in begin case in 3 d0 out 8 b11111110 3 d1 out 8 b11111101 3 d2 out 8 b11111011 3 d3 out 8 b11110111 3 d4 out 8 b11101111 3 d5 out 8 b11011111 3 d6 out 8 b10111111 3 d7 out 8 b01111111 endcase end endmodule 例 9 7 8 3 优先编码器 Module encoder8 3 none on outcode a b c d e f g h output none on output 2 0 outcode input a b c d e f g h reg 3 0 outtemp assign none on outcode outtemp always a or b or c or d or e or f or g or h begin if h outtemp 4 b0111 else if g outtemp 4 b0110 else if f outtemp 4 b0101 else if e outtemp 4 b0100 else if d outtemp 4 b0011 else if c outtemp 4 b0010 else if b outtemp 4 b0001 else if a outtemp 4 b0000 else outtemp 4 b1000 end endmodule 例 9 8 用函数定义的 8 3 优先 编码器 module code 83 din dout input 7 0 din output 2 0 dout function 2 0 code 函数 定义 input 7 0 din 函数只有输入端口 输出为函 if din 7 code 3 d7 input 7 0 din 函数只有输入端口 输出为函数 名本身 if din 7 code 3 d7 else if din 6 code 3 d6 else if din 5 code 3 d5 else if din 4 code 3 d4 else if din 3 code 3 d3 else if din 2 code 3 d2 else if din 1 code 3 d1 else code 3 d0 endfunction assign dout code din 函 数调用 endmodule 例 9 9 七段数码管译码器 module decode47 a b c d e f g D3 D2 D1 D0 output a b c d e f g input D3 D2 D1 D0 输入的 4 位 BCD 码 reg a b c d e f g always D3 or D2 or D1 or D0 begin case D3 D2 D1 D0 用 case 语 句进行译码 4 d0 a b c d e f g 7 b1111110 4 d1 a b c d e f g 7 b0110000 4 d2 a b c d e f g 7 b1101101 4 d3 a b c d e f g 7 b1111001 4 d4 a b c d e f g 7 b0110011 4 d5 a b c d e f g 7 b1011011 4 d6 a b c d e f g 7 b1011111 4 d7 a b c d e f g 7 b1110000 4 d8 a b c d e f g 7 b1111111 4 d9 a b c d e f g 7 b1111011 default a b c d e f g 7 bx endcase end endmodule 例 9 12 用 case 语句描述的 4 选 1 MUX module mux case out in0 in1 in2 in3 sel output out input in0 in1 in2 in3 input 1 0 sel reg out always in0 or in1 or in2 or in3 or sel begin case sel 2 b00 out in0 2 b01 out in1 2 b10 out in2 default out in3 endcase end endmodule 例 9 15 带异步清 0 异步置 1 的 D 触发器 module DFF1 q qn d clk set reset input d clk set reset output q qn reg q qn always posedge clk or negedge set or negedge reset begin if reset begin q 0 异步清 0 低电平有 效 qn 1 end else if set begin q 1 异步置 1 低电平有 效 qn 0 end else begin q d qn d end end endmodule 例 9 16 带同步清 0 同步置 1 的 D 触发器 module DFF2 q qn d clk set reset input d clk set reset output q qn reg q qn always posedge clk begin if reset begin q 0 qn 1 同步清 0 高电平有效 end else if set begin q 1 qn 0 同步置 1 高电平有效 end else begin q d qn d end end endmodule 例 9 21 8 位数据寄存器 module reg8 out data in data clk clr output 7 0 out data input 7 0 in data input clk clr reg 7 0 out data always posedge clk or posedge clr begin if clr out data 0 else out data in data end endmodule 例 9 23 可变模加法 减法计数 器 module updown count d clk clear load up d own qd input 7 0 d input clk clear load input up down output 7 0 qd reg 7 0 cnt assign qd cnt always posedge clk begin if clear cnt 8 h00 同步清 0 低电平有效 else