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-重理工 集成电路设计原理思考题、作业、提问答案大全 1-1思考题 典型PN结隔离工艺与分立器件NPN管制造工艺有什么不同（增加了哪些主1-1-1.1-1-1.典型典型PNPN结隔离工艺与分立器件结隔离工艺与分立器件NPNNPN管制造工艺有什么不同管制造工艺有什么不同（ ）要工序要工序）？ 增加工序的的目的是什么？ 答：分立器件NPN管制造工艺：外延一氧一次光刻B掺杂二氧二次光刻 P掺杂三氧三次光刻金属化四次光刻。 典型PN结隔离工艺：氧化埋层光刻埋层扩散外延二氧隔离光刻 隔离扩散、推进（氧化）基区光刻基区扩散、再分 布（氧化）发射区光刻发射区扩散、氧化引线孔 光刻淀积金属反刻金属淀积钝化层光刻压焊 点合金化及后工序。 增加的主要工序：埋层的光刻及扩散、隔离墙的光刻及扩散。 目的：埋层：1、减小串联电阻；2、减小寄生PNP晶体管的影响。 隔离墙：将N型外延层隔离成若干个“岛”，并且岛与岛间形成两个背 靠背的反偏二极管，从而实现PN结隔离。 管的电极是如何引出的？集电极引出有什么特殊要求？1-1-2.NPN1-1-2.NPN管的电极是如何引出的？集电极引出有什么特殊要求？ 答：集成电路中的各个电极均从上表面引出。要求：形成欧姆接触电极：金属与 参杂浓度较低的外延层相接触易形成整流接触（金半接触势垒二极管）。因此，外延层电极引出处应增加浓扩散。 典型PN结隔离工艺中隔离扩散为什么放在基区扩散之前而不放在基区扩1-1-3.1-1-3.典型典型PNPN结隔离工艺中隔离扩散为什么放在基区扩散之前而不放在基区扩散或发射区扩散之后？ 答：由于隔离扩散深度较深，基区扩散深度相对较浅。放在基区扩散之前，以防 后工序对隔离扩散区产生影响。1-1作业 典型PN结隔离工艺中器件之间是如何实现隔离的？1-1-1.1-1-1.典型典型PNPN结隔离工艺中器件之间是如何实现隔离的？ 答：在N型外延层中进行隔离扩散，并且扩穿外延层，与P型衬底连通，从而将N 型外延层划分为若干个“岛”；同时，将隔离区接最低电位，使岛与岛之间形成两个背靠背的反偏二极管，从而岛与岛互不干涉、互不影响。通过以上两点实现了器件间的隔离。 1-1-2.设典型PN结隔离工艺允许的最小线宽、外延层的厚度和各相关图形间的设典型PNPN结隔离工艺允许的最小线宽结隔离工艺允许的最小线宽、 W，NPN晶体管图形和剖面结构图，W为1m和间距都为间距都为W画出最小面积画出最小面积NPNNPN晶体管图形和剖面结构图晶体管图形和剖面结构图，并分别估算并分别估算W m时，在1cm2的芯片面积上可以制作多少各这种相互隔离的最小面积晶体0.50.5时，在1cm21cm2的芯片面积上可以制作多少各这种相互隔离的最小面积晶体管。 答： 9W，宽为5W，面积min为45W2。长为长为9W9W，宽为，宽为5W5W，面积，面积minmin为 计算略。2 1-2思考题 在N阱硅栅CMOS基本工艺中做连线有源区和多晶硅可否交叉通过？1-2-1.1-2-1.在阱硅栅CMOSCMOS基本工艺中做连线有源区和多晶硅可否交叉通过？ 答：不可以交叉通过。如果是多晶硅与有源区交叉，尚可利用硅栅自对准来注入 有源区，有源区被多晶硅分隔成两个不相连通的有源区，符合工艺要求。但 是，如果做金属连线有源区和多晶硅交叉，会引起金属线正下方亦有杂质注入，即两个本来分隔的有源区连通起来了，形成不了源区、漏区、沟道区，不符合工艺要求。 CMOS基本工艺中有源区包括哪些区域，是如何刻蚀出来的？1-2-2.在N阱硅栅阱硅栅CMOSCMOS基本工艺中有源区包括哪些区域，是如何刻蚀出来的？ 答：有源区包括：1，没有场区氧化层的区域；2，没有多晶硅氧化层的区域；3， 没有表面光刻胶层的区域。（源区、漏区、沟道区、欧姆接触 区） 如何刻蚀出来：首先通过光刻场区、场区氧化、去氮化硅，确定场区氧化层 的分布位置；再通过栅氧化、淀积多晶硅和反刻多晶硅，确 定N+多晶硅的分布位置；最后通过光刻有源区，从而最终确 定有源区位置。 集成MOS管的衬底电极与分立MOS器件的有何不同？引出时要注意什么？1-2-3.1-2-3.集成集成MOSMOS管的衬底电极与分立管的衬底电极与分立MOSMOS器件的有何不同？引出时要注意什么？答：不同点：集成MOS管的衬底电极都从上表面引出。而分立MOS器件衬底电极从下表面引出。 注意点：由于P-Sub和N阱的掺杂浓度都较低，为了避免整流接触，电极引出处必须有浓掺杂区，尽量形成欧姆接触。1-2作业 阱硅栅CMOS基本工艺中的有源区包括哪些区域？1-2-1.N1-2-1.N阱硅栅阱硅栅CMOSCMOS基本工艺中的有源区包括哪些区域？ 答：在N阱硅栅CMOS基本工艺中有源区包括源区（S）、漏区（D）、沟道区（G）、 欧姆接触区。 形成MOS管源漏区需要哪些光刻掩膜版？源漏区注入时有哪些介质做掩1-2-2.1-2-2.形成形成MOSMOS管源漏区需要哪些光刻掩膜版？源漏区注入时有哪些介质做掩蔽层？ 答：需要的掩膜版：N-阱光刻掩膜版、场区光刻掩膜版、多晶硅反刻掩膜版、Pplus 光刻掩膜版、Nplus光刻掩膜版。 掩蔽层介质：场区氧化层、多晶硅氧化层、表面光刻胶层。 1-2-3.场区注入和局部氧化有哪些作用？1-2-3.场区注入和局部氧化有哪些作用？ 答：场区注入：提高P型场区开启电压，既有利于减小表面场区氧化层台阶，场 区氧化层可以适当减薄，又有利于抑制闩锁效应。 局部氧化：1.提高场区阈值电压，防止寄生MOS管开启；2.场区氧化层一 部分在硅衬底表面之下，使得高出表面部分的氧化层台阶变小， 提高了金属布线的可靠性。1-3作业 设计1.3.1中给出的以N阱CMOS工艺为基础的BICMOS工艺流程（见下图）1-3-1.1-3-1.设计设计1.3.11.3.1中给出的以中给出的以NCMOS工艺为基础的工艺为基础的BICMOSBICMOS工艺流程（见下图工艺流程（见下图）。答：衬底准备（P型）氧化光刻n+埋层区n+埋层扩散清洁表面生长p- 外延隔离氧化（薄氧+生长Si3N4）、光刻N-阱(N-well)N-阱注入，N-阱推 进，退火，清洁表面长薄氧、长Si3N4、光刻场区(active反版)场区氧化, 清洁表面氧化光刻P扩散区，P区扩散栅氧化,淀积多晶硅，多晶硅N+掺杂，反刻多晶光刻P+active注入区（Pplus），P+注入（硅栅自对准）光刻N+active注入区(Nplus)，N+注入（硅栅自对准）清洁场区氧化层绝缘介质淀积，平整化，光刻通孔(via)蒸镀金属，反刻金属（metal)清洁绝缘介质层钝化层淀积，平整化，光刻钝化窗孔(pad)。2-1思考题 集成NPN管与分立NPN管有什么不同？2-1-1.2-1-1.集成集成NPNNPN管与分立管与分立NPNNPN管有什么不同？ 答：（1）四层三结结构，构成了一个寄生的PNP晶体管（有源寄生）； （2）电极都从上表面引出，造成电极的串联电阻和电容增大（无源寄生）。 有源寄生效应有何影响？如何减小或消除？2-1-2.2-1-2.有源寄生效应有何影响？如何减小或消除？ 答：影响：答：影响：（1）NPN晶体管正向有源时，寄生PNP晶体管截止,等效为寄生电容； （2）NPN晶体管饱和或反向有源时，寄生PNP晶体管正向有源导通。有电流流向衬底，影响NPN晶体管的正常工作。 措施：增加n+埋层：加大了寄生PNP晶体管的基区宽度(到埋层的下边界)；形成了寄生PNP晶体管基区减速场（埋层的上半区域）。 无源寄生有何影响？2-1-3.2-1-3.无源寄生有何影响？ 答：集电极串联电阻影响电流放大系数；基极寄生电阻引起发射极电流集边效应， 还影响高频增益和噪声性能；发射极串联电阻很小，一般可忽略。寄生电容包括发射结电容、集电结电容、隔离结电容，PN结电容包括势垒电容、扩散电容、底面和侧面电容，它们都影响着晶体管的频率参数。 管图形尺寸与其主要参数之间有什么关系？2-1-4.NPN2-1-4.NPN管图形尺寸与其主要参数之间有什么关系？ 答：（1）电流容量与发射区条长的关系：“电流集边效应”使最大工作电流正比于有效发射极周长： IEmax=LE-eff （2）饱和压降与集电极寄生电阻的关系：集电极串联电阻，使晶体管饱和压降提高： Vces=Vceso+Icrces （3）频率特性与寄生电阻、电容的关系: 21/fT=2*1.4*(reCe+Wb/5Dnb+rces*Cc+c/Vm+1/2rcesCjs) 管常用图形各自的特点是什么？2-1-5.NPN2-1-5.NPN管常用图形各自的特点是什么？ 答：（1）单基极条形：结构简单、面积小,寄生电容小,电流容量小,基极串联电阻大,集电极串联电阻大。 （2）双基极条形:与单基极条形相比,基极串联电阻小,电流容量大,面积大,寄生电容大。 （3）双基极双集电极形:与双基极条形相比,集电极串联电阻小,面积大,寄生电容大。 （4）双射极双集电极形:与双基极双集电极形相比,集电极串联电阻小,面积大,寄生电容大。 （5）马蹄形:电流容量大,集电极串联电阻小,基极串联电阻小,面积大,寄生电容大。 （6）梳状:它源于基极集电极马蹄形，其主要特点是具有大的电流容量。通常基 极和发射极可以都采用多直条形而集电极采用U型。电流容量大，集电极串联电阻小，基极串联电阻小，面积大，寄生电容大。 超增益管BC结的偏压为什么要限制在0伏左右？2-1-6.2-1-6.超增益管超增益管BCBC结的偏压为什么要限制在结的偏压为什么要限制在0 答：为了减小基区宽度调制的影响。 超增益管的发射区通常采用什么图形？为什么？2-1-7.2-1-7.超增益管的发射区通常采用什么图形？为什么？ 答：采用圆形发射区。圆形周界短,受表面态影响小。2-1作业： 分别画出单基极条形和双基极双集电极结构的普通NPN晶体管的平面图2-1-1.2-1-1.分别画出单基极条形和双基极双集电极结构的普通分别画出单基极条形和双基极双集电极结构的普通NPNNPN晶体管的平面图（版图） 和剖面图，并详细说明埋层的作用。 答： 埋层作用：埋层的存在加大了寄生PNP晶体管的基区宽度，基区直到埋层的下边界，基区宽度增加意味着复合损失的电子数目增加，减小了寄生PNP晶体管效应。由于埋层的上半区域中，掺杂浓度的梯度从中央部分到上边缘处逐渐减小，这对于电子的作用效果与电子运动情况相反，阻碍电子运动，因而形成了寄生PNP晶体管基区减速场，减小了寄生PNP晶体管效应。有掺杂的埋层置于C极与B极下部，减小了集电极串联电阻。 画出单基极条形双硼扩散结构的超增益NPN晶体管的平面图（版图）和剖2-1-2.2-1-2.画出单基极条形双硼扩散结构的超增益画出单基极条形双硼扩散结构的超增益NPNNPN晶体管的平面图晶体管的平面图（版图）面图， 并说明版图设计以及应用的注意事项。 答： 注意事项：采用圆形发射区，周界短,受表面态影响小；应用时BC结偏置限制在0V左右，以减小基区宽度调制效应的影响。【如果BC结偏置较大，当Vce增加时，集电结反偏增大；xmc增大，有效基区宽度减小，致使基区少子浓度梯度 增加，电流增加；基区内复合减少，*增大，所以随着Vce增大曲线分散（增大）。原始Wb越小，xmc引起的相对变化Wb/Wb越大，曲线分散程度越厉害。如 下图。 】 思考题2-22-2思考题 设n+埋层对横向PNP管有什么好处？2-2-1.2-2-1.设n+埋层对横向埋层对横向PNPPNP管有什么好处？ 答：1，使寄生PNP管的基区宽度增大了；2，减小了寄生PNP管的基区电阻，使其 注入效率降低；3，埋层N+-BL上扩散形成了对空穴的减速场。综上所述，埋层工艺使寄生PNP管的F下降，减小了纵向寄生PNP管的影响。减小了横向PNP管基区电阻减小。 可控增益横向PNP管的原理是什么？2-2-2.2-2-2.可控增益横向可控增益横向PNPPNP管的原理是什么？ 答：可控增益横向PNP管是多集电极结构的应用。它的一部分C极与B极短接，即 有电流ICO从集电区流向基区，电流放大系数=IC/IB=IC/(IBO+ICO)IC/ICO=AC/ACO（即独立的C极和与B极短接的部分C极对应的有效发射区面积之 比）。若这种可控增益横向PNP管出现小误差，可以用经验补偿。 横向PNP管的发射区为何选用较小的面积？2-2-3.2-2-3.横向 答：横向PNP管是横向工作模式，只有从发射区侧面注入的载流子才对横向PNP 管的增益有效，而发射区底面注入的载流子则对寄生的纵向PNP管的有贡献。为了提高横向注入的比例，要求侧面积增加，底面积减小，也就是使发射区的底面积与侧面积之比减小，从而使有效增益增加。 衬底PNP管为什么不能加n+埋层？2-2-4.2-2-4.衬底衬底PNPPNP管为什么不能加管为什么不能加n+n+埋层？ 答：因为是衬底作为集电区，所以不存在有源寄生效应。而且衬底PNP是人有意 做出来的，应该从工艺上加强纵向PNP特性，N+埋层对纵向PNP管性能有削弱作用，故不能加N+埋层。但是可以加P+埋层，减小基区宽度，形成对空穴的加速场。 衬底PNP管的应用有什么局限性？2-2-5.2-2-5.衬底衬底PNPPNP管的应用有什么局限性？ 答：衬底PNP管的集电区是整个集成电路的公共衬底，直流接最负电位，交流是 接地的，所以使用范围很有限，只能用做集电极接最负电位的射极跟随器。为什么衬底PNP管的基区表面要覆盖大面积的n+扩散？2-2-6.2-2-6.为什么衬底为什么衬底PNPPNP管的基区表面要覆盖大面积的管的基区表面要覆盖大面积的n+n+扩散？ 答：增大基区扩散面积是为了减小表面态的影响。2-2作业 画出横向PNP晶体管的平面图（版图）和剖面图，并详细说明埋层的作用。2-2-1.2-2-1.画出横向画出横向PNPPNP晶体管的平面图版图）和剖面图，并详细说明埋层的作用。答： 埋层作用：1，使寄生PNP管的基区宽度增大了；2，减小了寄生PNP管的基区 +电阻，使其注入效率降低；3，埋层N-BL上扩散形成了对空穴的减 速场。综上所述，埋层工艺使寄生PNP管的F下降，减小了纵向寄 生PNP管的影响。 横向PNP晶体管在4种可能的偏置情况下，哪一种偏置会使寄生晶体管的2-2-2.2-2-2.横向横向PNPPNP晶体管在晶体管在4 ）影响最大（详细说明原因影响最大（详细说明原因）？ 答：寄生PNP管处于正向工作区时，对横向PNP管的电极产生分流影响；处于截止 状态时等效于电容。要想使寄生晶体管的影响最大，只需令两个寄生晶体管都处于正向工作区。因为处于正向工作区的两个寄生PNP管分别对横向PNP管的发射极和集电极产生分流影响，导致横向PNP管注入效率下降，严重影响了横向PNP管的电流增益。欲使两个寄生晶体管都处于正向工作区，只需令横向PNP管的BC结与BE结都处于正向偏置，即横向PNP管工作在饱和区。综上所述，当横向PNP管工作于饱和区时，寄生PNP晶体管对其影响最大。2-3思考题 晶体管沟道长度和宽度是如何定义的?2-3-1.MOSMOS晶体管沟道长度和宽度是如何定义的晶体管沟道长度和宽度是如何定义的? 答：长度是指，与有源区重叠的多晶硅条的宽度；宽度是指，与多晶硅条重叠的有源区的宽度。 晶体管尺寸如何确定？2-3-2.MOSMOS晶体管尺寸如何确定？ 答：器件尺寸主要是沟道长度L和沟道宽度W，其次是源漏区尺寸。 通常根据电路特性需求确定MOS器件的沟道宽长比（W/L）。 通常先确定沟道长度L，一是考虑源漏穿通电压的限制，二是考虑沟道长度调制效应的影响。 确定沟道长度L后，根据W/L要求确定沟道宽度W。 源极S和漏极D的有源区的图形、尺寸根据MOS管的沟道宽度W以及相关几何设计规则和布局布线需求确定。尽量减小源极S和漏极D的面积，有利于减小漏电、减小寄生电容，有利于提高速度和集成度。 对于沟道长度L较大的MOS管，如果没有特殊需求通常根据有源区最小宽度规则先确定沟道宽度W，再根据W/L要求确定沟道长度L。 MOS晶体管如何形成的？它的危害是什么？如何消除？2-3-3.寄生寄生MOSMOS晶体管如何形成的？它的危害是什么？如何消除？ 答：形成：在MOS集成电路中，当一条金属线或多晶硅线在场区上跨越两个相邻 同类型有源区时，就形成了场区寄生MOS管（又称场开启MOS管）。 危害：由于两个扩散区和金属线（或多晶硅线）上的电压是相互独立变化的， 当金属线（或多晶硅线）的电压使得其下部衬底反型形成沟道时，就会导致两个扩散区之间有电流流过，而使电路变坏或失效。 措施：加厚场区氧化层厚度，并严格控制随后加工中的腐蚀量，但不能过 厚，以免影响后续的刻蚀质量和布线质量；场区注入与衬底同型的杂质，提高衬底表面浓度，但不能过高，以免寄生电容过大和击穿电压过低；控制有源区间距。 2-3-4.闩锁效应是如何产生的？有何危害？如何抑制其发生？ 答：产生条件：外界触发使一个寄生晶体管的发射结正偏，并产生足够大的电 流使另一个寄生晶体管的发射结也正偏导通；两个寄生晶体管 的乘积NPN*PNP>1，使触发后产生的电流得以倍增；电源能 提供足够大的电流，以维持闩锁，烧毁芯片。 危害：不仅会造成电路功能混乱，而且往往会引起电路损坏。 措施：在版图设计上，抗闩锁的措施主要有两种： 加大MOS管源、漏区与阱边界的距离，以降低寄生晶体管的值，使NPN*PNP<1； 充分合理布置P衬底与最低电位、N阱与最高电位的接触，减小衬底和阱的等效电阻RS和RW，在触发产生电流后不易形成使发射结正偏导通的电压。 在工艺上，抗闩锁的措施主要是： 在保证器件参数的前提下尽量提高衬底和阱的浓度，通常采用场 区表面注入等措施。另外，还可采用P+/P外延基片（在低阻衬底上 生长薄的高阻外延层，在高阻外延层上制作电路。甚至在阱底采用 与阱同类型的高掺杂埋层）或倒阱结构（高浓度区在阱底）等。 在应用上，抗闩锁的措施主要是： 一方面在芯片的电源与地之间应增设去耦电容，另一方面信号的 电位不要超过电源电位。2-3作业： 1.阐述CMOS集成电路闩锁效应的产生原因和抗闩锁措施。1.阐述阐述CMOSCMOS集成电路闩锁效应的产生原因和抗闩锁措施。 答：产生条件：外界触发使一个寄生晶体管的发射结正偏，并产生足够大的电 流使另一个寄生晶体管的发射结也正偏导通；两个寄生晶体管 的乘积NPN*PNP>1，使触发后产生的电流得以倍增；电源能 提供足够大的电流，以维持闩锁，烧毁芯片。 措施：在版图设计上，抗闩锁的措施主要有两种： 加大MOS管源、漏区与阱边界的距离，以降低寄生晶体管的值，使NPN*PNP<1； 充分合理布置P衬底与最低电位、N阱与最高电位的接触，减小衬底和阱的等效电阻RS和RW，在触发产生电流后不易形成使发射结正 偏导通的电压。 在工艺上，抗闩锁的措施主要是： 在保证器件参数的前提下尽量提高衬底和阱的浓度，通常采用场 区表面注入等措施。另外，还可采用P+/P外延基片（在低阻衬底上 生长薄的高阻外延层，在高阻外延层上制作电路。甚至在阱底采用 与阱同类型的高掺杂埋层）或倒阱结构（高浓度区在阱底）等。 在应用上，抗闩锁的措施主要是： 一方面在芯片的电源与地之间应增设去耦电容，另一方面信号的 电位不要超过电源电位。 说明消除寄生MOS管影响的措施。2.2.说明消除寄生说明消除寄生MOSMOS管影响的措施。 答：提高场开启电压VTF：加厚场区氧化层厚度，并严格控制随后加工中的腐蚀 量，但不能过厚，以免影响后续的刻蚀质量和布线质量；场区注入与衬底同型的杂质，提高衬底表面浓度，但不能过高，以免寄生电容过大和击穿电压过低。思考题2.42.4思考题 集成电路中的一般二极管构成方式有哪些？各自有什么特点？1.1.集成电路中的一般二极管构成方式有哪些？各自有什么特点？ 答：BC短接：ts小，rd小，无寄生PNP,最常用。 CE短接：ts最大，作为电荷储存管。 BE短接：击穿电压高。 C极接地：Cp小，Vf大，电平位移用。 E极接地：ts长，击穿电压高。 单独BC结：面积小，Cc、Cs小，耐压高，常用。 隐埋齐纳二极管的优点是什么？2.2.隐埋齐纳二极管的优点是什么？ 答：动态电阻小，击穿电压稳定，输出电压噪声小，受表面态影响小。 3.肖特基二极管的特点是什么？3.肖特基二极管的特点是什么？ 答：反向饱和电流IDS大；正向导通压降Vth小；正向电压温度系数（的绝对值）小；多子导电器件，响应速度快；反向击穿电压高。 肖特基晶体管的结构和工作原理是什么？4.4.肖特基晶体管的结构和工作原理是什么？ 答：结构：N型外延层作为SBD的阴极，电路互连用的Al膜作为SBD的阳极，其制 作工艺完全和TTL工艺兼容。 原理：SBD可以使晶体管的VBC钳位在SBD的导通电压上，避免了晶体管进入 深饱和状态，使存储电荷下降，电路速度加快。 设计肖特基二极管和肖特基晶体管时应注意什么？5.5.设计肖特基二极管和肖特基晶体管时应注意什么？ 答：SBD:注意增加P+扩散保护环结构，使电场集中的情况得到缓和。 SCT:在一定的ID下，求得恰当的SBD的面积和形状，以满足对VMS的要求。2.4作业： 一般集成二极管中，哪种速度最快？哪种耐压最高？1.1.一般集成二极管中，哪种速度最快？哪种耐压最高？ 答：BC短接二极管速度最快，单独BC结二极管耐压最高。 隐埋齐纳二极管的特点是什么？为什么？2.2.隐埋齐纳二极管的特点是什么？为什么？ 答：输出噪声电压较小，受表面的影响小,稳定性高。因为隐埋齐纳二极管是把 击穿由表面引入体内，避免了在表面击穿而产生噪声电压。 阐述隐肖特基晶体管的抗饱和原理。3.3.阐述隐肖特基晶体管的抗饱和原理。 答：NPN管反向有源或饱和时，SBD导通，对IB分流，VBC被箝位在SBD的导通电压上，避免了晶体管进入深饱和状态，使存储电荷下降，电路速度加快。思考题2-52-5思考题 形成电阻的方式有哪些？各自的特点是什么？1.1.形成电阻的方式有哪些？各自的特点是什么？ 答：基区扩散电阻：薄层电阻100200/,精度和温度系数比较适中,一般可制 作几十到几十K的电阻,是双极工艺中最常用的扩散电 阻。 发射区扩散电阻：一般用来制作连线(磷桥)或小电阻。 基区沟道电阻：阻值大，面积小，精度低。适合小电流、小电压情况。外延层电阻和外延层沟道电阻：不加埋层，适合做较大的电阻，精度低。各种结构电阻的电阻值如何计算？2.2.各种结构电阻的电阻值如何计算？ 答：略。书上有。 设计电阻时应该考虑哪些因素？3.3.设计电阻时应该考虑哪些因素？ 答：（1）精度要求:R/R=L/L+W/W+R/R要求值 （2）功耗限制： 2-6思考题 1.形成电容的方式有哪些？各自的特点是什么？1.形成电容的方式有哪些？各自的特点是什么？ 答：反偏PN结电容：（第二种结构）电容值大；击穿电压小。 MOS电容：单位面积电容值CA较小；击穿电压较高；温度系数小；电容值基本 与电压大小极性无关；单个MOS电容的误差C/C较大；寄生电容 Cjs较大。 平行结构电容：两个相邻的导电层都可看作是平板结构电容，通常通过增加 生长薄介质层工艺提高单位面积电容值。 各种结构电容的电容值如何计算？2.2.各种结构电容的电容值如何计算？ 答：反偏PN结电容：C=C1+C2(并联关系) MOS电容：CMOS=A*（SiO2*o/tox） 设计电容时应该考虑哪些因素？3.3.设计电容时应该考虑哪些因素？ 答：注意：1.工作电压的大小和电压的极性。2.电极的串联电阻（电容器形状）。 3.单位面积电容容量。3-1思考题 版图设计规则包含哪些内容？3-1-1.3-1-1.版图设计规则包含哪些内容？ 答：1，工艺层；2，几何设计规则；3，电学设计规则；4，其他设计限定。设计 规则与厂家的技术水平和设备条件密切相关，它不是正确与不正确实现集成电路的严格界限，但是由于它包含了一定的工艺容差，遵循它进行版图设计可以保证集成电路高概率地正确实现。 几何设计规则的制定与哪些因素有关？3-1-2.3-1-2.几何设计规则的制定与哪些因素有关？ 答：制版能力：制版设备、掩膜版质量、操作水平等 光刻水平：光刻设备、光刻胶质量、操作水平等 介质成分、厚度以及杂质分布均匀度等 掩膜对准容差：掩膜容差、光刻对准容差（多次性） 横向扩散：与PN结深度有关，具有方向性 耗尽层宽度：与工作电压、杂质浓度有关 可靠性的余度：包括其它未考虑因素 版图设计中使用的工艺层与流片中使用的掩模版有什么关系？3-1-3.3-1-3.版图设计中使用的工艺层与流片中使用的掩模版有什么关系？ 答：集成电路版图是依照一定工艺层绘制的，工艺层通常是设计者为了方便版图 绘制和验证而定义的抽象工艺层，与芯片制造时用的光刻掩膜不是一一对应，但是可以说它是电路转换成芯片时所必需的光刻掩膜图形的抽象定义。 3-1作业 3-1-1.阐述集成电路版图设计的重要性。 答：集成电路版图上的几何图形尺寸直接决定着芯片上各物理层的尺寸，是集成 电路制造的依据。所以，集成电路版图设计是集成电路实现过程中必不可少的关键的设计环节。 阐述遵循版图设计规则进行集成电路版图设计的重要性。3-1-2.3-1-2.阐述遵循版图设计规则进行集成电路版图设计的重要性。 答：设计规则与厂家的技术水平和设备条件密切相关，它不是正确与不正确实现 集成电路的严格界限，但是由于它包含了一定的工艺容差，遵循它进行版图设计可以保证集成电路高概率地正确实现。 思考题3-23-2思考题 3-2-1.隔离区如何划分？阱区如何划分？ 答： 隔离区划分原则： NPN管 集电极电位不相同的NPN晶体管必须放在不同的隔离区，而集电极电位相同的NPN晶体管可以放在同一个隔离区内。 PNP管 基极电位不相同的PNP晶体管必须放在不同的隔离区，而基极电位相同的PNP晶体管可以放在同一个隔离区内。NPN与PNP ?一个隔离区内。 电阻 多数电阻原则上都可以放在同一个隔离区内，只要保证它们之间实现电隔离。 基区扩散电阻与晶体管 ?基区扩散电阻两端电位不高于NPN晶体管集电极电位时，可与NPN晶体管同放一个隔离区内； ?基区扩散电阻两端电位不高于横向PNP晶体管基极电位时，可与横向PNP晶体管同放一个隔离区内。 其它 ?二极管及其它有源器件以及特殊结构电阻、电容可根据具体结构和电隔离原则来划分隔离区。 阱区划分原则： ?衬底电位相同的PMOS管都可以放在同一个N阱内，衬底电位不相同的PMOS管必须放在不同的N阱内。 ?当可以放在同一个N（P）阱中PMOS（NMOS）管较多时，通常根据布局布线的需要可以灵活划分多个N（P）阱，避免同类器件过于集中影响布线。 压焊点如何排布？3-2-2.3-2-2.压焊点如何排布？ 答：（1）排布形状：压焊点是芯片与封装管腿相连接用的输入/输出端口（I/O）， 一般分布在芯片四周。 ?I/O较少时通常采用嵌入式（embed） ?I/O较多时通常采用环绕式排方式（in-line） ?I/O很多时通常采用双环错列方式（staggered） （2）排布顺序： ?由系统特定用途给定或用户给定：这种情况不能改变压焊点的排列顺序，需要在单元布局时适当考虑与压焊点间的便捷连接，减小连线面积和减小信号延迟和串扰。 ?由设计者自己决定 3-2-3.布局策略如何？ 答：1、主次要单元的区分；2、整体结构布局；3、内布局及分层次。 布线层有哪些？布线策略如何？3-2-4.3-2-4.布线层有哪些？布线策略如何？ 答：金属层、多晶硅层、扩散层。 （1）原则上尽量采用金属层布线，而且通过合理布局缩短连线，有利于减小寄生电阻电容，提高速度、降低功耗，尤其是采用顶层金属。 （2）电源/地线、关键信号线以及长信号线应避免采用多晶硅层和扩散层走线。 （3）顶层金属较厚，单位条宽允许流过的电流大，有利于减小布线宽度。（也可以采用多层金属并联） （4）多晶层布线不能与扩散层布线交叉 （5）芯片较大时，电源/地的干线一般布成网状结构（多层金属），局域的电源/地线一般采用梳状结构。（6）模拟电源/地和数字电源/地分开布线。 （7）长信号线的上、下或旁边应尽量避免长距离平行走其它信号线，以免两信号线间的串扰。 （8）底层单元内连线尽量采用底层金属层，而用高层金属进行单元间的布线。 有源区连线与多晶硅连线为什么不能交叉走线？3-2-5.3-2-5.有源区连线与多晶硅连线为什么不能交叉走线？ 答：见思考题1-2-1. 3-2作业 采用典型PN结隔离工艺对左图进行版图设计时至少要划分几个隔离区？3-2-1.3-2-1.采用典型采用典型PNPN结隔离工艺对左图进行版图设计时至少要划分几个隔离区？ BE结制作，电阻采用基区硼扩制作。如何划分的？注：二极管采用如何划分的？注：二极管采用BEBE结制作，电阻采用基区硼扩制作。 3-3思考题 3-3-1.版图验证有什么重要性？ 答：版图验证是版图设计过程中的必要环节，是集成电路得以正确实现的保障。 版图验证流程有哪些环节？各自的目的是什么？3-3-2.3-3-2.版图验证流程有哪些环节？各自的目的是什么？ 答：DRC、ERC、LVS、仿真。 设计规则检查（DRC）： 设计规则检查的任务：是检查版图中几何图形的尺寸设计规则错误，包括最小线宽、最小间距、最小面积等。 电学规则检查（ERC）： 电学规则检查的任务：在提取电路网表（CircuitExtraction）的基础上检查版图中电学特性上的常规性非法连接。 版图与电路一致性检查（LVS）： 版图与电路一致性检查的任务：是将从版图提取出的电路网表与从电路图提取出的电路网表进行对照，检查两个网表中的节点连接关系是否匹配、对应元件是否匹配等，以保证版图所实现的电路与设计的电路完全一致。 版图后仿真： 版图后仿真：从版图提取包括寄生参数在内的电路网表（LPE），进行spice电路模拟或用软件从提取的寄生参数计算延迟反标到逻辑图中进行时序（Timing）模拟。思考题3-43-4思考题 3-4-1.公共区域合并的好处。 答：相关联器件或单元间的版图相关区域合并为公共区域，将有利于减小面积和 提高电路性能。 器件连接顺序与版图设计之间有何关系？3-4-2.3-4-2.器件连接顺序与版图设计之间有何关系？ 答：有些器件间的连接顺序的变化不会影响到电路功能，但是版图设计效果会有不同。 版图设计中有哪些匹配性设计要求？3-4-3.3-4-3.版图设计中有哪些匹配性设计要求？ 答：几何图形匹配设计、热匹配设计。 5月24号）第六次提问（第六次提问（524号） 集成电路为什么要抗静电设计？对抗静电电路有啥要求？MOSMOS集成电路为什么要抗静电设计？对抗静电电路有啥要求？ 答：目的：MOS栅氧化层积累静电电荷，可能会击穿栅氧化层。 要求：1，放点电阻尽可能小，能快速泄放积累的静电电荷；2，能忍耐很大 的瞬态功耗；3，不能影响正常电路的功能；4，抗静电电路自身要有抗闩锁设计；5，占用面积尽可能小。 6月17日）第七次提问（第七次提问（617日） TTL与两管TTL相比的优点？四管四管TTLTTL与两管与两管TTLTTL相比的优点？ 答：导通时，T1反向有源，T2T4饱和，T3截止，T4集电极全部接收负载门注入的 电流，进一步提高了输出低电平时负载能力。 截止时，T1深度饱和，T2T4截止，T3导通，T3的大发射极电流驱动负载，使输出高电平上升时间减小，加强了容性负载能力，扇出可达8以上。 课堂提问总结 3月11号）第一次提问（第一次提问（311号） PN结隔离工艺的主要流程？1、典型典型PNPN结隔离工艺的主要流程？ 答：埋层扩散隔离区扩散B扩P扩引线孔蒸镀金属。 2、NPN管的集电极引出注意事项？埋层的作用？NPN管的集电极引出注意事项？埋层的作用？ 答：注意事项：集电极引出处高浓度掺杂，形成欧姆接触，避免整流接触。 埋层作用：1，减小寄生PNP晶体管影响；2，减小集电极串联电阻。 PN结隔离工艺的隔离扩散能否放在基区扩散之后？Why？3、典型典型PNPN结隔离工艺的隔离扩散能否放在基区扩散之后？结隔离工艺的隔离扩散能否放在基区扩散之后？WhyWhy？ ）答：不能。因为隔离扩散很深，基区扩散较浅，为防止后工序对隔离扩散（？后工序对隔离扩散（？） 产生影响，隔离扩散要放在基区和发射区扩散之前。 3月18号）第二次提问（第二次提问（318号） 工艺流程中需要多少光刻版？1、N阱CMOSCMOS工艺流程中需要多少光刻版？ 答：需要10块光刻版：N阱光刻版、场区光刻版、多晶硅光刻版、P+有 源区光刻版、N+有源区光刻版、接触孔光刻版、金属1光刻版、通孔光刻版、金属2光刻版、钝化窗孔光刻版。 2、在N阱硅栅CMOS基本工艺中做连线有源区和多晶硅可否交叉通过？、在N阱硅栅CMOSCMOS基本工艺中做连线有源区和多晶硅可否交叉通过？答：见思考题1-2-1 引出的衬底电极需要注意什么？每个MOS是否可以有独立的衬底？3、N阱CMOSCMOS引出的衬底电极需要注意什么？每个引出的衬底电极需要注意什么？每个MOSMOS是否可以有独立的衬底？ 答：一、注意：1，电极从上表面引出；2，为了避免整流接触，电极引出处需要浓掺杂，形成欧姆接触。 二、一般来说，集成电路中每个MOS共享一个衬底，即在衬底上注入多个隔离开来的N阱，形成多个电隔离的CMOS。如果有特殊要求或目的，MOS可以有自己独立的衬底。 4月8号）第三次提问（第三次提问（4 NPN晶体管在版图设计中有哪些注意事项？1、双B扩散穿通型超增益扩散穿通型超增益NPNNPN晶体管在版图设计中有哪些注意事项？ 答：第一，发射极设计成圆形。因为圆周界短，受表面影响小。第二，电极引出处需要高掺杂。因为要避免整流接触。第三，应用时BC结偏置限制在0V左右（减小基区宽度调制的影响）。 2、N阱Si栅的P+区需要的光刻掩膜版有哪些？Si栅的栅的P+P+区需要的光刻掩膜版有哪些？ 答：场区光刻掩膜版、多晶硅光刻掩膜版、表面光刻胶层。一共3块。 埋层对NPN、横向PNP和衬底PNP管分别有什么影响？3、N+N+埋层对埋层对NPNNPN、横向、横向PNPPNP和衬底和衬底PNPPNP管分别有什么影响？ 答：NPN：减小了C极串联电阻；削弱了PNP晶体管寄生效