触发器及其应用(1).doc

第四章 触发器及其应用教学目的1 掌握触发器的特点。2 掌握基本RS触发器的电路结构、工作原理、逻辑功能。3 掌握同步RS触发器的工作原理、逻辑功能。4 掌握触发器逻辑功能的表示方法。教学重点1 基本概念要正确建立。2 基本RS触发器的逻辑功能、触发方式。教学难点现态、次态、不定状态的正确理解。教学方法用EWB演示基本RS触发器的逻辑功能。教学内容第一节 概述一、触发器的概念复习：组合电路的定义？构成其电路的门电路有何特点？组合电路有何特点？门电路：在某一时刻的输出信号完全取决于该时刻的输入信号，没有记忆作用。触发器：具有记忆功能的基本逻辑电路，能存储二进制信息（数字信息）。触发器有三个基本特性：（1）有两个稳态，可分别表示二进制数码0和1，无外触发时可维持稳态；（2）外触发下，两个稳态可相互转换（称翻转），已转换的稳定状态可长期保持下来，这就使得触发器能够记忆二进制信息，常用作二进制存储单元。（3）有两个互补输出端，分别用和表示。二、触发器的两个稳定状态通常用端的输出状态来表示触发器的状态。1状态：=1、=0，记=1，与二进制数码的1对应。0状态：=0、=1，记=0，与二进制数码的0对应。三、触发器的逻辑功能描述：功能表、特性方程、状态转换图和波形图（又称时序图）四、触发器的分类：根据逻辑功能不同：RS触发器、D触发器、JK触发器、T触发器和T触发器等。触发方式不同：电平触发器、边沿触发器和主从触发器等。电路结构不同：基本RS触发器，同步触发器、维持阻塞触发器、主从触发器和边沿触发器等。第二节基本 RS 触发器的工作原理基本 RS 触发器的电路如图 4.1 （ a ）所示。它是由两个与非门，按正反馈方式闭合而成，也可以用两个或非门按正反馈方式闭合而成。图（ b ）是基本 RS 触发器逻辑符号。基本 RS 触发器也称 为闩锁（ Latch ）触发器。定义 A 门的一个输入端为端，低电平有效，称为 直接置“ 0 ” 端 ，或 直接复位端 （ Reset ），此时端应为高电平； B 门的一个输入端为端，称为 直接置“ 1 ”端 ，或 直接置位端 （ Set ），此时端应为高电平。 我们定义一个与非门的输出端为基本 RS 触发器的输出端 Q ，图中为 B 门的输出端。另一个与非门的输出端为端，这两个端头的状态应该相反。因基本 RS 触发器的电路是对称的，定义 A 门的输出端为 Q 端，还是定义 B 门的输出端为 Q 端都是可以的。一旦 Q 端确定，和端就随之确定，再不能任意更改。一、两个稳态 这种电路结构，可以形成两个稳态，即 Q=1,=0; Q=0,=1 当Q=1时， Q =1 和=1 决定了 A 门的输出，即=0，=0反馈回来又保证了Q=1； 当Q=0时，=1，=1和=1 决定了 B 门的输出，即Q=0，Q=0又保证了=1。 在没有加入触发信号之前，即和端都是高电平， 电路的状态不会改变。 二、触发翻转 电路要改变状态必须加入触发信号，因是与非门构成的基本 RS 触发器，所以，触发信号是低电平有效。若是由或非门构成的基本 RS 触发器，触发信号是高电平有效。 和是一次信号，只能一个一个的加， 即它们不能同时为低电平。 在端加低电平触发信号，=0 ，于是=1，=1和=1 决定了Q=0，触发器置“ 0 ”。是置“ 0 ”的触发器信号。 Q=0以后，反馈回来就可以替代=0 的作用，=0 就可以撤消了。所以，不需要长时间保留，是一个触发器信号。 在端加低电平触发信号，=0 ，于是Q=1，Q=1和=1 决定了=0，触发器置“ 1 ” 。但=0反馈回来，=0 才可以撤消，是置“ 1 ” 的触发器信号。 如果是由或非门构成的基本 RS 触发器，触发信号是高电平有效。此时直接置“ 0 ”端用符号Rd ；直接置“ 1 ”端用符号Sd。 三、 真值表和特征方程 以上过程，可以用真值表来描述，见表 4.1。表中的 Q n 和表示触发器的现在状态，简称现态；Q n+1 和表示触发器在触发脉冲作用后输出端的新状态 , 简称次态 。对于新状态 Q n+1 而言， Q n 也称为原状态。表中 Q n = Q n+1 表示新状态等于原状态，即触发器没有翻转，触发器的状态保持不变。必须注意的是，一般书上列出的基本 RS 触发器的真值表中，当=0 、=0 时， Q 的状态为任意态。这是指当、同时撤消时，Q 端状态不定。若 当=0 、=0 时，Q = =1 ，状态都为“ 1 ” ，是确定的。但这一状态违背了触发器 Q 端和 端状态必须相反的规定，是不正常的工作状态。若、不同时撤消时， Q 端状态是确定的，但若、同时撤消时， Q 端状态是不确定的。由于与非门响应有延迟，且两个门延迟时间不同，这时哪个门先动做了，触发器就保持该状态，这一点一定不要误解。但具体可见例 4.1 。把表 4.1 所列逻辑关系写成逻辑函数式，则得到利用约束条件将上式化简，于是得到特征方程 例 4.1 ：画出基本 RS 触发器在给定输入信号和的 作用下， Q 端和端的 波形。输入波形如图 4.2 所示。解： 此例题的解答见 图 4.2 的下半部分。四、状态转换图 对触发器这样一种时序数字电路，它的逻辑功能的描述除了用真值表外，还可以用状态转换图。真值表在组合数字电路中已经采用过，而状态转换图在这里是第一次出现。实际上，状态转换图是真值表的图形化，二者在本质上是一致的，只是表现形式不同而已。基本 RS 触发器的状态转换图如图 4.3 所示。 图中二个圆圈，其中写有 0 和 1 代表了基本 RS 触发器的两个稳态，状态的转换方向用箭头表示，状态转换的条件标明在箭头的旁边。从“ 1 ” 状态转换到“ 0 ” 状态，为置“ 0 ” ，对应真值表中的第一行；从“ 0 ” 状态转换到“ 1 ” 状态，为置“ 1 ” ，对应真值表中的第二行；从“ 0 ” 状态有一个箭头自己闭合，即源于“ 0 ” 又终止于“ 0 ” ，对应真值表的第一行置“ 0 ” 和第三行的保持；从“ 1 ” 状态有一个箭头自己闭合，即源于“ 1 ” 又终止于“ 1 ” ，对应真值表的第二行置“ 1 ” 和第三行的保持。第三节集成基本 RS 触发器一、 TTL 集成 RS 触发器 图 4.4 所示 TTL 集成基本 RS 触发器 74279 、 74LS279 的逻辑电路和引出端功能图。在一个芯片上，集成了两个如图 4.4(a) 所示的电路和两个如图 4.4(b) 所示的电路，共 4 个触发器。二、 CMOS 集成 RS 触发器 CC4043 CC4043 中集成了 4 个基本 RS 触发器，逻辑符号如图 4.5 所示。 三、同步时钟触发器引出 基本 RS 触发器具有置“ 0 ” 和置“ 1 ” 的功能，这种功能是由触发信号决定的，什么时刻来或 信号就什么时刻置“ 0 ” 或置“ 1 ” 。也就是说或到来，基本 RS 触发器随之翻转，这在实际应用中会有许多不便。在一个由多个触发器构成的电路系统中，各个触发器会有所联系，一旦有一个发生翻转，其它与之连接的触发器会陆续翻转。这在各触发器的时间关系上难于控制，弄不好会在各触发器的状态转换关系上造成错乱。为此我们希望有一种这样的触发器，它们在一个称为时钟脉冲信号（ Clock Pulse ）的控制下翻转，没有 CP 就不翻转， CP 来到后才翻转。至于翻转成何种状态，则由触发器的数据输入端决定，或根据触发器的真值表决定。这种在时钟控制下翻转，而翻转后的状态由翻转前数据端的状态决定的触发器，称为时钟触发器。 四、同步 RS 时钟触发器的结构和原理 最简单的时钟 RS 触发器如图 4.6(a) 所示。为了引入时钟，在基本 RS 触发器的基础上又增加了二个与非门， C 门和 D 门。 C 门和 D 门各一个输入端接向时钟 CP ， C 门的另一个输入端接数据输入 R ； D 门的另一个输入端接数据输入 S ； R 和 S 就不是直接置“ 0 ” 端和直接置“ 1 ” 端了，而是数据输入端， R 和 S 上面的反号也没有了，而是高电平有效， R 和 S 的高电平经 C 门和 D 门反相，变为低电平，才能对基本 RS 触发器置“ 0 ” 或置“ 1 ” 触发。当 CP=0 时， C 门和 D 门被封锁， C=D=1 ，不会改变基本 RS 触发器的状态，即触发器不翻转。时钟 RS 触发器的真值表见表 4.2 。 图 4.6(a) 的触发器还可以有单独的直接置“ 0 ” 端和直接置“ 1 ” 端，如图 4.6(b) 所示，即和 端 。通过这两个端头对基本 RS 触发器的置“ 0 ” 作用和置“ 1 ” 作用不受时钟的控制。而通过 R 或 S 端的置“ 0 ” 或置“ 1 ” 作用必须有时钟参与。所以我们称通过或端的置“ 0 ” 或置“ 1 ” 作用是异步的、直接的；而通过数据端 R 或 S 端的置“ 0 ” 或置“ 1 ” 作用，必须有时钟参与，是同步的。 把表 4.2 所列逻辑关系写成逻辑函数式，则得到利用约束条件将上式化简，于是得到特征方程五、波形及空翻现象 图 4.6 的时钟触发器有不完善的地方，即有所谓空翻现象。 空翻是在基本 RS 触发器的基础上构造时钟触发器时，因导引电路 C 门和 D 门功能不完善而造成的一种现象。即在一次时钟来到期间，触发器多次翻转的现象称为 空翻 。如图 4.7 所示。这违背了构造时钟触发器的初衷，每来一次时钟，最多允许触发器翻转一次，若多次翻转，电路也会发生状态的差错，因而是不允许的。因为在 CP=1 的期间，时钟对 C 门和 D 门的封锁作用消失，数据端 R 和 S 端的多次变化就会通过 C 门和 D 门到达基本 RS 触发器的输入端，造成触发器在一次时钟期间的多次翻转。为了解决这一问题，将在后面分述时钟触发器的其他两种结构：维持阻塞型和边沿 JK 触发器。 六、状态转换图同步 RS 时钟触发器的状态转换图如图 4.9 所示。第四节维持阻塞 D 触发器一、维持阻塞 D 触发器的电路结构 维持阻塞 D 触发器的电路如图 4.10 所示。从电路的结构可以看出，它是在基本 RS触发器的基础之上增加了四个逻辑门而构成的， C 门的输出是基本 RS 触发器的置“ 0 ”通道， D 门的输出是基本 RS 触发器的置“ 1 ”通道。 C 门和 D 门可以在控制时钟控制下，决定数据 D 是否能传输到基本 RS 触发器的输入端。 E 门将数据 D 以反变量形式送到 C 门的输入端，再经过 F 门将数据 D 以原变量形式送到 D 门的输入端。使数据 D 等待时钟到来后，通过 C 门 D 门，以实现置“ 0 ”或置“ 1 ”。二、维持阻塞 D 触发器的工作原理 D 触发器具有置“ 0 ” 和置“ 1 ” 的功能。 设 Q= 0 、 D =1 ，当 CP 来到后，触发器将置“ 1 ”，触发器各点的逻辑电平如图 4.11 所示。在执行置“ 1 ”操作时， C 门输出高电平； D 门输出低电平，此时应保证置“ 1 ”和禁止置“ 0 ”。为此，将 D=0 通过线加到 C 门的输入端，保证 C=1 ，从而禁止置“ 0 ”。同时 D=0 通过线加到 F 门的输入端，保证 F=1 ，与 CP=1 共同保证 D=0 ，从而维持置“ 1 ”，。 置“ 0 ” 过程与此类似。设 Q= 1 、 D =0 ，当 CP 来到后，触发器将置“ 0 ” 。在执行置“ 0 ” 操作时， C 门输出低电平，此时应保证置“ 0 ” 和禁止置“ 1 ” 。为此，将 C=0 通过 线加到 E 门的输入端，保证 E=1 ，从而保证 C=0 ，维持置“ 0 ” 。同时 E=1 通过 线加到 F 门的输入端，保证 F=0 ，从而使 D=1 ，禁止置“ 1 ” 。以上过程见图 4.10 。 电路图中的线或线都是分别加在置“ 1 ” 通道或置“ 0 ” 通道的同一侧，起到维持置“ 1 ” 或维持置“ 0 ” 的作用；线和线都是加在另一侧通道上，起阻塞置“ 0 ” 或置“ 1 ” 作用。所以线称为 置“ 0 ” 阻塞线 ， 线是置“ 1 ” 维持线 ， 线称为置“ 1 ” 阻塞 线 ， 线是置“ 0 ” 维持线 。从电路结构上看，加于置“ 1 ” 通道或置“ 0 ” 通道同侧的是维持线，加到另一侧的是阻塞线，只要把电路的结构搞清楚，采用正确的分析方法，就不难理解电路的工作原理。 根据对工作原理的分析，可以看出，维持阻塞 D 触发器是在时钟上升沿来到时开始翻转的。我们称使触发器发生翻转的时钟边沿为 动作沿 。 图 4.13 是带有异步清零和预置端的完整的维持阻塞 D 触发器的电路图。这个触发器的直接置“ 0 ” 和直接置“ 1 ” 功能无论是在时钟的低电平期间，还是在时钟的高电平期间都可以正确执行。 图 4.12 是 D 触发器的逻辑符号，从图 4.12(a) 可看出 CP 是上升沿有效，当然， D 触发器还有 CP 下降沿有效的，如图 4.12(b) 所示。 三、特征表和特征方程表 4.3 为 D 触发器的特征表，特征表就是将Qn也作为真值表的输入变量，而Qn+1为输出，此时的真值表称为特征表。有特征表可得特征方程： Qn+1=D四、状态转换图和时序图 维持阻塞 D 触发器的状态转换图如图 4.15 所示， 图 (a) 为状态转换图，图 (b) 为时序图。 五、边沿集成 D 触发器 1 TTL 集成 D 触发器 图 4.16 所示是 TTL 边沿 D 触发器 7474 的引出端功能图。 7474 中集成了两个触发器单元，他们都是 CP 上升沿触发的边沿 D 触发器，异步输入端、低电平有效。 2 CMOS 集成 D 触发器 图 4.17 所示是 CMOS 边沿 D 触发器 CC4013 的引出端功能图。 CC4013 中集成了两个触发器单元，他们都是 CP 上升沿触发的边沿 D 触发器，异步输入端RD、SD高电平有效，即RD=1触发器复位到 0 ，SD=1触发器置位到 1 。 第五节边沿 J K 触发器一、边沿 JK 触发器的结构与原理 这种边沿触发器是利用门电路的传输延迟时间实现边沿触发的，电路结构如图 4.18 所示。 这个电路包含一个由与或非门 G 1 和 G 2 组成的基本 RS 触发器和两个输入控制 G 3 和 G 4 。而且，门 G 3 和 G 4 的传输时间大于基本 RS 触发器的翻转时间。 设触发器的初始状态为Q=0、=1。CP=0时门 B 、B、 G 3 和 G 4 同时被 CP 的低电平封锁。而由于 G 3 和 G 4 的输出P、P两端为高电平，门A、A是打开的，故基本 RS 触发器的状态通过A、A得以保持。CP 变为高电平以后，门 B 、B首先解除封锁， 基本 RS 触发器可以通过 B 、B继续保持原状态不变。此时输入为J=1、K=0，则通过门 G 3 和 G 4 的传输延迟时间后P=0、P=1，门A、A均不导通，对 基本 RS 触发器的状态没有影响。 当 CP 下降沿到达时，门 B 、B立即被封锁，但由于门 G 3 和 G 4 存在传输延迟时间，所以P、P的电平不会马上改变。因此，在瞬间出现A、 B 各有一个输入端为低电平的状态，使Q=1，并经过A使=0。由于 G 3 的传输延迟时间足够长，可以保证在P点的低电平消失之前的低电平已反馈到了门A，所以在 P点的低电平消失以后触发器获得的 1 状态将保持下去。 经过 G 3 和 G 4 的传输延迟时间后，P和P都变为高电平，但对 基本 RS 触发器的状态并无影响。同时， CP 的低电平已将门 G 3 和 G 4 封锁， J 、 K 状态即使再发生变