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第一章 EDA 技术概述 填空题 1 一般把 EDA 技术的发展分为 和 三个阶段 2 在 EDA 发展的 阶段 人们只能借助计算机对电路进行模拟 预测 以及 辅助进行集成电路版图编辑 印刷电路板 PCB 布局布线等工作 3 在 EDA 发展的 阶段 人们可与将计算机作为单点设计工具 并建立各种设 计单元库 开始用计算机将许多单点工具集成在一起使用 4 EDA 设计流程包括 和 四个步骤 5 EDA 的设计验证包括 和 6 EDA 的设计输入方式主要包括 和 7 文本输入是指采用 进行电路设计的方式 8 功能仿真是在设计输入完成之后 选择具体器件进行编译之前进行的逻辑功能验 证 因此又称为 9 时序仿真是在选择了具体器件并完成布局 布线之后进行的时序关系仿真 因此 又称为 或 10 当前最流行的并成为 IEEE 标准的硬件描述语言包括 和 11 硬件描述语言 HDL 给 PLD 和数字系统的设计带来了更新的设计方法和理念 产生 了目前最常用的并称之为 的设计法 12 EDA 工具大致可以分为 以及 等 5 个 模块 13 将硬件描述语言转换为硬件电路的重要工具称为 单项选择题 1 将设计的系统或电路按照 EDA 开发软件要求的某种形式表示出来 并送入计算机的 过程称为 设计输入 设计输出 仿真 综合 2 在设计输入完成后 应立即对设计文件进行 编辑 编译 功能仿真 时序仿真 3 在设计处理工程中 可产生器件编程使用的数据文件 对于 CPLD 来说是产生 熔丝图 位流数据 图形 仿真 4 在设计处理过程中 可产生供器件编程使用的数据文件 对于 FPGA 来说是生成 熔丝图 位流数据 图形 仿真 5 在 C 语言的基础上演化而来的硬件描述语言是 VHDL Verilog HDL AHD CUPL 6 基于硬件描述语言 HDL 的数字系统设计目前最常用的设计法称为 设计法 底向上 自顶向下 积木式 定层 7 在 EDA 工具中 能将硬件描述语言转化为硬件电路的重要工具软件称为 仿真器 综合器 适配器 下载器 8 在 EDA 工具中 能完成在目标系统器件上布局布线软件称为 仿真器 综合器 适配器 下载器 1 4 同步练习参考答案 填空题 1 CAD CAE EDA 2 CAD 3 CAE 4 设计准备 设计输入 设计处理 器件编程 5 功能仿真 时序仿真 器件测试 6 文本输入方式 图形输入方式 波形输入方式 7 硬件描述语言 8 前仿真 9 后仿真 延时仿真 10 VHDL Verilog HDL 11 自顶向下 12 设计输入编辑器 仿真器 HDL 综合器 适配器 或布局布线器 下载器 13 HDL 综合器 单项选择题 1 2 3 4 5 6 7 8 第二章EDA 工具软件的使用方法 填空题 1 Quartus 支持 和 等不同的编辑方式 2 用 Quartus 的输入法设计的文件不能直接保持在根目录上 因此设计者在进入设 计前 应当在计算机中建立保存文件的 3 MegaFunctions 是 Quartus 的 库 包括参数可定制的复杂逻辑模块 4 QuartusII 的 元件库包括各种逻辑门 触发器和输入输出端口等 5 Quartus 工程中顶层文件的文件名必须和 的名称一致 6 QuartusII 的分析与综合优化设置中 提供了 和 三种 优化选择 7 指定设计电路的输入 输出端口与目标芯片引脚的连接关系的过程称为 8 Quartus 的完整编译过程包含 和 四个环 节 9 在完成设计电路的输入 输出端口与目标芯片引脚的锁定后 再次对设计电路的仿 真称为 或 10 以 EDA 方式实现的电路设计文件 最终可以编程下载到 或 芯片 中 完成硬件设计和验证 11 QuartusII 的嵌入式逻辑分析仪 是一种高效的硬件测试工具 可以通过 接口从运行的设计中捕获内部信号的波形 12 用嵌入式逻辑分析仪捕获 16 位总线的信号 如采样深度为 2K 则需要消耗 字节的嵌入式 RAM 容量 13 在 QuartusII 中利用 可以观察设计电路的综合结果 14 在给可编程逻辑器件编程时 常用的下载线有 和 单项选择题 1 下列硬件描述语言中 Quartus 不支持的是 VHDL SystemC AHDL VerilogHDL 2 Quartus 工具软件具有 等功能 仿真 综合 设计输入 以上均可 3 使用 Quartus 工具软件实现原理图设计输入 应创建 文件 bdf vhd bsf smf 4 Quartus 的设计文件不能直接保护在 硬盘 根目录 文件夹 工程目录 5 在 Quartus 的原理图文件中 正确的总线命名方式是 a 8 a 7 0 a 7 0 a 7 downto 0 6 在 Quartus 集成环境下为图形文件产生一个元件符号的主要用途是 仿真 编译 综合 被高层次电路设计调用 7 在 Quartus 中 不能作为工程顶层文件的格式为 bdf v vhd smf 8 下列选项中 可以用作 QuartusII 工程顶层实体名的是 计数器 XNOR WRONG DFF 9 Quartus 的波形文件类型是 mif vwf vhd v 10 Quartus 的存储器初值设定文件类型是 bsf mif vwf smf 2 4 同步练习参考答案 填空题 1 图形 文本 状态机 2 工程目录 文件夹 3 宏功能元件 参数可设置强函数元件 4 primitives 5 顶层实体 6 平衡 面积 速度 7 引脚锁定 8 分析与综合 适配 编程 时序分析 9 时序仿真 后仿真 10 FPGA CPLD 11 SignalTapII JTAG 12 4K 13 RTL 阅读器 14 ByteBlaster USB Blaster 单项选择题 1 2 3 4 5 6 7 8 9 10 三 三 VHDLVHDL 填空题 1 IEEE 于 1987 年将 VHDL 采纳为 标准 2 一般将一个完整的 VHDL 程序称为 3 VHDL 设计实体的基本结构由 和 等部分构成 4 和 是设计实体的基本组成部分 它们可以构成最基本的 VHDL 程序 5 IEEE 于 1987 年公布了 VHDL 的 语法标准 6 IEEE 于 1993 年公布了 VHDL 的 语法标准 7 根据 VHDL 语法规则 在 VHDL 程序中使用的文字 数据对象 数据类型都需要 8 在 VHDL 中最常用的库是 标准库 最常用的程序包是 程 序包 9 VHDL 的实体由 部分和 组成 10 VHDL 的实体声明部分指定了设计单元的 或 它是设计实体对外 的一个通信界面 是外界可以看到的部分 11 VHDL 的结构体用来描述设计实体的 或 它由 VHDL 语句构成 是外界看不到的部分 12 在 VHDL 的端口声明语句中 端口方向包括 和 13 VHDL 的字符是以 括起来的数字 字母和符号 14 VHDL 的短标识符名必须以 后跟若干字母 数字和单个下划线构成 但最 后不能为 15 VHDL 93 的数据对象包括 和 它们是用来存放各种类型数据的容器 16 VHDL 的变量 VARIABLE 是一个 只能在进程 函数和过程中声明和使用 17 VHDL 的信号 SIGNAL 是一种数值容器 不仅可以容纳 也可以保持 18 VHDL 87 的数据类型包括 和 19 VHDL 的标量型 Scalar Type 是单元素的最基本数据类型 包括 和 20 在 VHDL 中 标准逻辑位数据有 种逻辑值 21 VHDL 的操作符包括 和 四类 22 在 VHDL 中 预定义的 可用于检出时钟边沿 完成定时检查 获得未约束的 数据类型的范围等 23 VHDL 的基本描述语句包括 和 24 VHDL 的顺序语句只能出现在 和 中 是按程序书写的 顺序自上而下 一条一条的执行 25 VHDL 的并行语句在结构体中的执行是 的 其执行方式与语句书写的顺序 无关 26 VHDL 的 PROCESS 进程 内部是由 组成的 但 PROCESS 语句本身却是 27 VHDL 的子程序有 和 两种类型 28 VHDL 的过程分为过程首和过程体两部分 如需在不同实体中调用需要将它们装入 中 29 VHDL 的函数分为 和 两部分 如需在不同实体中调用 需要将它们装入程序包 Package 中 30 程序包是利用 VHDL 语言编写的 其原程序也需要以 文件类型保存 单项选择题 1 IEEE 于 1987 年公布了 VHDL 的 语法规则 IEEESTD1076 1987 RS232 IEEE STD LOGIC 1164 IEEE STD 1076 1993 2 IEEE 于 1993 年公布了 VHDL 的 语法规则 IEEESTD1076 1987 RS232 IEEE STD LOGIC 1164 IEEE STD 1076 1993 3 一个能为 VHDL 综合器接受 并能作为一个独立的设计单元的完整的 VHDL 程序称为 设计输入 设计输出 设计实体 设计结构 4 VHDL 的设计实体可以被高层次的系统 成为系统的一部分 输入 输出 仿真 调用 5 VHDL 最常用的库是 标准库 IEEE STD WORK PACKAGE 6 在 VHDL 的端口声明语句中 用 声明端口为输入方向 IN OUT INOUT BUFFFR 7 在 VHDL 的端口声明语句中 用 声明端口为输出方向 IN OUT INOUT BUFFFR 8 在 VHDL 的端口声明语句中 用 声明端口为双向方向 IN OUT INOUT BUFFFR 9 在 VHDL 的端口声明语句中 用 声明端口为具有读功能的输出方向 IN OUT INOUT BUFFFR 10 在 VHDL 中用 来把特定的结构体关联一个确定的实体 为一个大型系统的设计 提供管理和进行工程组织 输入 输出 综合 配置 11 在 VHDL 中 45 235 287 属于 文字 整数 以数制基数表示的 实数 物理量 12 在 VHDL 中 88 670 551 453 909 属于 文字 整数 以数制基数表示的 实数 物理量 13 在 VHDL 中 16 FE 属于 文字 整数 以数制基数表示的 实数 物理量 14 在 VHDL 中 100m 属于 文字 整数 以数制基数表示的 实数 物理量 15 在 VHDL 短标识符命名规则中 以 开头的标志符是正确的 字母 数字 字母或数字 下划线 16 在下列标志符中 是 VHDL 的合法标志符 4h adder h adder h adder h adde 17 在 VHDL 中 不能将信息带出对它定义的当前设计单元 信号 常量 数据 变量 18 在 VHDL 中 的赋值是立即发生的 不存在任何延时的行为 信号 常量 数据 变量 19 在 VHDL 中 为目标变量的赋值符号是 20 在 VHDL 中 为目标信号的赋值符号是 21 在 VHDL 中 在定义信号时 可以用 符号为信号赋初值 不是操作符 它只是相当于 的作用 IF THEN AND OR 33 在 VHDL 的 FOR LOOP 语句中循环变量的一个临时变量 属于 LOOP 语句的局部变量 事先声明 必须 不必 其类型要 其属性要 34 在 VHDL 中 预计 FOR n IN 0 TO 7 LOOP 定义循环次数是 次 8 7 0 1 35 在 VHDL 中 下列用法中可以综合的是 WAIT WAIT FOR WAIT ON WAIT UNTIL 36 在 VHDL 的并行语句之间 可以用 来传送往来信息 变量 变量和信号 信号 常量 37 在 VHDL 中 PROCESS 结构内部是由 语句组成的 顺序 顺序和并行 并行 任何 38 VHDL 的块语句是并行语句结构 它的内部是由 语句构成的 并行和顺序 顺序 并行 任意 39 在 VHDL 中 条件信号赋值语句 WHEN ELSE 属于 语句 并行和顺序 顺序 并行 任意 40 在元件例化 COMPONENT 语句中 用 符号实现名称映射 将例化元件端口声明语 句中的信号名与 PORT MAP 中的信号名关联起来 41 VHDL 的 STD 库包含 TEXTIO 程序包 它们是文件 程序包 输入 输入 输出 输出 编辑 42 VHDL 的 WORK 库是用户设计的现行工作库 用于存放 的工程项目 用户自己设计 公共程序 共享数据 图形文件 43 在 VHD 中 为了使已声明的数据类型 子程序 元件能被其他设计实体调用或共享 可以把它们汇集在 中 实体 程序库 结构体 程序包 3 4 同步练习参考答案 填空题 1 IEEE 1076 2 设计实体 3 库 程序包 实体 结构体 配置 4 实体 结构体 5 IEEE STD 1076 1987 即 VHDL 87 6 IEEE STD 1076 1993 即 VHDL 93 7 预先定义 8 IEEE STD LOGIC 1164 9 实体声明 结构体 10 输入 输出端口 引脚 11 逻辑结构 逻辑功能 12 IN 输入 OUT 输出 INOUT 双向 BUFFER 具有读功能的输出 13 单引号 14 字母开头 下划线 15 变量 常量 信号 文件 16 局部变量 17 当前值 历史值 18 标量型 复合型 存取类型 文件类型 19 实数类型 整数类型 枚举类型 时间类型 20 9 21 逻辑操作符 Logic Operator 关系操作符 Relational Operator 算术操作 符 Arithmetic Operator 符号操作符 Sign Operator 22 属性描述语句 23 顺序语句 Sequential Statements 并行语句 Concurrent Statements 24 进程 PROCESS 过程 PROCEDURE 函数 FUNCTION 25 并行运行 26 顺序语句 并行语句 27 过程 PROCEDURE 函数 FUNCTION 28 程序包 Package 29 函数首 函数体 30 vhd 单项选择题 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 32 33 34 35 36 37 38 39 40 41 42 43 第四章Verilog HDL 填空题填空题 1 一个基本的 Verilog HDL 程序由 构成 2 一个完整的 Verilog HDL 设计模块包括 和 4 个部分 3 Verilog HDL 的模块端口定义用来声明电路设计模块的 和 4 Verilog HDL 的模块 Verilog HDL 模块的 T O 声明用来声明模块端口定义中各端 口数据流动方向 包括 和 5 Verilog HDL 的功能描述是用来描述设计模块的 和模块端口间的 6 Verilog HDL 的功能描述可以用 和 等 方法来实现 通常把确定这些设计模块描述的方法称为建模 7 在 Verilog HDL 中的常数包括 和 三种 8 Verilog HDL 的数字可以用 和 4 种不同数制来表示 9 Verilog HDL 的字符串是用双引号括起来的 它必须包含在 10 Verilog HDL 的简单标识符可以是字母 数字 下划线 和货币符号 等符号组 成的任意序列 但首字符不能是 11 Verilog HDL 的标识符的字符数不能多于 个 12 在定义 Verilog HDL 的标识符时 大小写字母是 的 13 如果 Verilog HDL 操作符的操作数只有 1 个 称为 操作 如果操作符的操 作数有 2 个 称为 操作 如果操作符的操作数有 3 个 称为 操作 14 在进行 Verilog HDL 的位运算时 当两个操作数的位宽不同时 计算机会自动将两 个操作数按 对齐 位数少的操作数会在高位用 补齐 15 在进行 Verilog HDL 的关系运算时 如果关系是真 则计算结果为 如果 关系是假 则计算结果是 如果某个操作数的值不定 则计算结果为 16 在 Verilog HDL 的 与缩减 运算中 只有操作数中的数字全为 时 结果才为 1 17 Verilog HDL 的条件操作符 的操作数有 个 18 Verilog HDL 的变量分为 和 两种 19 Verilog HDL 的 register 型变量是一种数值容器 不仅可以容纳 也可以保 持 这一属性与触发器或寄存器的记忆功能有很好的对应关系 20 在 Verilog HDL 中 register 型变量有 和 4 种 21 Verilog HDL 的连续赋值语句的关键字是 赋值符号是 22 在 Verilog HDL 的阻塞赋值语句中 赋值号 左边的赋值变量必须是 型变量 23 在 Verilog HDL 的非阻塞赋值语句中 赋值号是 赋值变量必须是 型变量 24 在 Verilog HDL 的 if 语句中 系统对表达式的值进行判断 若值为 0 x 或 z 则按 处理 若为 1 则按 处理 25 在 Verilog HDL 中 使用 关键字说明事件时有输入信号的上述沿触发的 使用 关键字声明事件是由输入信号的下降沿触发的 26 Verilog HDL 的 always 块语句中的语句是 语句 always 块本身却是 语句 27 在 Verilog HDL 中 行为描述包括 和 3 种 抽象级别 28 在 Verilog HDL 中 结构描述包括 和 两种抽象级别 单项选择题 1 目前 Verilog HDL 被 IEEE 公布的标准是 IEEE STD1076 1987 IEEE 1064 1995 IEEE STD LOGIC 1164 IEEESTD1076 1993 2 Verilog HDL 是由 语言演化来的 BASIC C 语言 PASCAL VHDL 3 一个能为 Verilog HDL 综合器接受 并能作为一个独立的设计单元的完整的 Verilog HDL 程序称为 设计输入 设计输出 设计模块 设计结构 4 Verilog HDL 的设计模块可以被高层次的系统 成为系统的一部分 输入 输出 仿真 调用 5 Verilog HDL 的模块端口定义用来声明电路设计模块的 端口 输入 输出 双向 全部输入 输出 6 在 Verilog HDL 模块的 I O 声明中 用来声明端口数据流动方向的关键字包括 input output inout 以上均可 7 在 Verilog HDL 的端口声明语句中 用 关键字声明端口为输入方向 input INPUT IN output 8 在 Verilog HDL 的端口声明语句中 用 关键字声明端口为输出方向 input INPUT OUT output 9 在 Verilog HDL 的端口声明语句中 用 关键字声明端口为双向方向 inout INOUT BUFFER buffer 10 Verilog HDL 的功能描述是用来描述设计模块的内部结构和模块端口间的逻辑关系 通常把确定这些设计模块描述的方法称为 综合 仿真 建模 设计 11 用 Verilog HDL 的 assign 语句建模的方法一般称为 方式 连续赋值 并行赋值 串行赋值 函数赋值 12 用 Verilog HDL 的元件例化方式建模来完成的设计一般属于 描述方式 行为 结构 功能 行为和结构 13 Verilog HDL 程序的每个模块的内容都是嵌在 两语句之间 start 和 endmodule module 和 end module 和 endmodule start 和 endstart 14 除了 end 或以 end 开头的关键字 如 endmodule 语句外 Verilog HDL 的每条语 句后必须要有 逗号 句号 分号 冒号 15 Verilog HDL 的行注释用符号 开始 注释到本行结束 16 在 Verilog HDL 的常数中 未知数字是用 表示 X Z W 17 在 Verilog HDL 的常数中 高阻态数字是用 表示 X H r Z 18 在 Verilog HDL 的常数中 二进制数符号是用 表示 d 或 D b 或 B o 或 O h 或 H 19 在 Verilog HDL 的常数中 八进制数符号是用 表示 d 或 D b 或 B o 或 O h 或 H 20 在 Verilog HDL 的常数中 十六进制数符号是用 表示 d 或 D b 或 B o 或 O h 或 H 21 Verilog HDL 的字符串是用双引号括起来的 序列 可打印字符 大写字母 小写字母 字母或数字 22 Verilog HDL 的简单标识符可以是字母 数字和下划线 和货币符号 组成的任 意序列 但首字符不能是 大写字母 小写字母 数字 下划线 23 在 Verilog HDL 的标识符中使用字母的规则是 大小写相同 大小写不同 只允许用大写 只允许小写 24 在下列符号组中 不能作为 Verilog HDL 的标识符 CT7418 74LS138 74138 CT74138 25 Verilog HDL 的关键字有 97 个 每个关键字全部由 组成 大写字母 小写字母 大写或小写字母 大写和小写字母 26 操作符是 Verilog HDL 预定义的函数名字 操作符是由 个字符组成的 1 2 3 1 3 27 对于 Verilog HDL 的算术运算表达式 13 5 其结果值 13 5 3 2 28 在 Verilog HDL 的逻辑运算中 设 A 8 b11010001 B 8 b00011001 则表达式 A B 的结果为 8 b00010001 8 b11011001 8 b11001000 8 b00110111 29 在 Verilog HDL 的逻辑运算中 设 A 8 b11010001 B 8 b00011001 则表达式 A B 的结果为 8 b00010001 8 b11011001 8 b11001000 8 b00110111 30 在 Verilog HDL 的逻辑运算中 设 A 8 b11010001 B 8 b00011001 则表达式 A B 的结果为 8 b00010001 8 b11011001 8 b11001000 8 b00110111 31 在 Verilog HDL 的关系运算 如果关系是真 则计算结果是 0 1 x z 32 在 Verilog HDL 的关系运算中 如果某个操作数的值不定 则计算结果为 0 1 x z 33 在 Verilog HDL 的缩减操作运算中 设 A 8 b11010001 则 A 的运算结果为 0 1 x z 34 在 Verilog HDL 的缩减操作运算中 设 A 8 b11010001 则 A 的运算结果为 0 1 x z 35 在 Verilog HDL 的转移操作运算中 用符号 实现对操作数的 操作 逻辑右移 算术右移 逻辑左移 算术左移 36 在 Verilog HDL 的并接操作运算中 用符号 实现对操作数的 操作 逻辑右移 算术右移 逻辑左移 算术左移 37 在 Verilog HDL 的并接操作运算中 已知 A 8 b11010001 B 8 b10100010 则 A 3 0 B 5 2 的结果是 8 b11010001 8 b101000010 8 b00011000 8 b11110000 38 在 Verilog HDL 的设计模块中 最常用的寄存器型变量是 型变量 reg nets reg 或 nets integer 39 在 V