8086系统结构PPT幻灯片课件

,1,微机原理与接口技术,第二讲,1,2,第二章8086系统结构,概述8086CPU内部结构,8086CPU引脚及功能8086CPU存储器组织8086CPU系统配置8086CPU时序,内容提要,2,第二章8086系统结构,概述,1.由于制造工艺的原因，微处理器的结构方面所受的限制引脚数限制：（出于工艺和成本考虑）8086：40脚80386：132脚80486：168脚Pentium：273脚PentiumIII：370脚芯片面积限制：增大芯片面积，不但成本增加，反而使产品合格率下降，因此不能盲目增大芯片面积。器件速度限制：目前微处理器采用MOS工艺，可以提高集成度，降低功耗，但速度较馒，负载能力较弱。3,3,4,5,一8086CPU内部结构,7,2-18086CPU结构,一般CPU结构:,DS,ESSS,CSIP,执行部件控制电路,总线接口控制电路,AXBX,CXDX,AHBH,CHDH,SPBPDISI,ALBL,CLDL,寄存器组,BIU,AB,DB,CB,地址加法器,数据暂存器,指令队列,PSW标志寄存器,EU,指令译码器,地址AB,数据总线DB,控制总线CB,运算器,1.总线接口部件BIU：取指令、读操作数、送结果。2.指令执行部件EU：从BIU的指令队列中取出指令，执行指令。,EU,6,DS,ESSS,CS,执行部件控制电路,总线接口控制电路,BIU,AB,DB,CB,地址加法器,数据暂存器,指令队列,地址AB,数据总线DB,控制总线CB,IP,指令译码器,六字节,EU,执行部件控制电路,指令译码器,EU,段寄存器,指针寄存器,7,2.指令执行部件BU(ExecutionUnit)功能指令译码、执行指令。组成:算术逻辑运算单元ALU标志寄存器PSW寄存器组（8）指令译码器指令执行控制电路工作过程从BIU的指令队列取得指令、进行译码、执行指令；计算，并将指令执行的中间结果写入寄存器组或标志寄存器；,2-18086CPU结构,执行部件控制电路,指令译码器,11,最终的计算结果送回至BIU的数据暂存器,一8086CPU内部结构,8,一8086CPU内部结构,工作过程12,2-18086CPU结构,9,一8086CPU内部结构,2-18086CPU结构,3.“取指令”和“执行指令”的流水线技术在8086中，取指令部分（BIU）与执行指令部分（BU）是分开的。取指和执行可以同时进行。由于大大地减少了等待取指令所需的时间，这种技术一方面提高了CPU的运行效率，另一方面又降低了对与之相配的存储器的存取速度的要求。,取指,执行,取指,执行,取指,执行,。,时间,在8080/8085以及标准的8位处理器中，取指令与执行指令是顺序进行的，如下图所示：,10,DL,DH,CL,CH,BL,BH,AL,AH,二寄存器结构,1.寄存器的作用：存放运算过程中所需要的操作数地址、操作数及中间结果。2.寄存器的特点：存取速度比存储器快得多。,3.寄存器的分类：数据寄存器指针和变址寄存器段寄存器指令指针及标志位寄存器,CS,DX,SPBP,SIDI,累加器基址寄存器计数寄存器,数据寄存器,代码段寄存器数据段寄存器堆栈段寄存器,附加段寄存器,堆栈指针寄存器基址指针寄存器,源变址寄存器目的变址寄存器,IPPSW,指令指针寄存器标志寄存器,指令指针和标志寄存器,指令和变址寄存器13,段寄存器,数据寄存器,15AXBXCX,87,0,0,15,15,0,15,0,2-18086CPU结构,ES,SS,DS,11,12,15,数据寄存器：用于存放16/8位数据。（1）累加器AX（2）基址寄存器BX（3）计数器CX（4）数据寄存器DX：,2-18086CPU结构,二寄存器结构,特点：（1）数据寄存器既可作为16位数据寄存器使用，也可作为8位的寄存器使用。（2）8位的寄存器AH、AL、BH、BL、CH、CL、DH和DL只能存放数据，不能存放地址。（3）在某些指令里，数据寄存器会被隐含地使用到，这也是编写程序容易出错的地方，需要加以注意。,13,2-18086CPU结构,二寄存器结构,数据寄存器的隐含使用,14,2-18086CPU结构,二寄存器结构,2.指令和变址寄存器堆栈指针寄存器SP在堆栈操作指令PUSH（数据进栈）和POP（数据出栈）中，用SP（隐含）指示堆栈中当前栈顶的偏移位置。基址指针寄存器BP用MOV（数据传送）指令读/写堆栈中的数据时，用BP寻址堆栈的16位偏移地址。源变址寄存器SI在串操作指令中，SI用于存放源操作数的偏移地址，且SI的内容有自动加减修改功能。目的变址寄存器DI在串操作指令中，DI用于存放目的操作数的偏移地址，且DI的内容有自动加减修改功能。,注意：（1）SP和BP通常和SS联用，可以对堆栈中的数据进行读写操作。（2）在存储器寻址中，SI和DI通常与DS联用，为程序访问当前数据段提供操作数的段内偏移地址。（3）其他场合，这些寄存器也可用来存放16位数据（注意不是8位）,15,17,3.段寄存器代码段寄存器CS数据段寄存器DS附加段寄存器ES堆栈段寄存器SS,注：（1）CS、DS、SS、ES分别用于存储代码段、数据段、堆栈段和附加段的起始地址，该值被称为段基值或段基址。（2）1M字节的存储空间可分为若干个（16）逻辑段，每个逻辑段的容量为64KB。根据段内存放的信息不同可分为代码段（存放程序）、数据段（存放数据）、堆栈段（存放需要暂时保存的信息）、和附加段（存放数据）。每个段都是独立寻址的逻辑单位，空间上可以重叠。（3）8086内部只有4个段寄存器，所以一个程序当前最多只能访问4个段，即一个代码段、一个数据段、一个堆栈段和一个附加段。,2-18086CPU结构,二寄存器结构,1MB,1MB,16,2-18086CPU结构,二寄存器结构,4.指令指针寄存器IP（1）16位的寄存器，用于存放将要执行的指令在现行代码段中的偏移地址。（2）IP的内容是在启动程序执行时有系统自动设置的，程序在运行过程中，IP的内容由BIU自动修改，使IP始终指向下一条将要执行的指令地址。（3）IP控制指令流的执行顺序。正常情况下，程序不能直接修改IP的内容，但当遇到跳转指令或调用指令时，需要改变程序的执行顺序时，IP的内容将被自动修改。,XXXX,IP,17,PSW,标志寄存器,15,11,10,2,0,OFDF,IF,TFSF,AF,PF,CF,状态标志(6个)：CP、PF、AF、ZF、SF和OF),控制标志(3个)：TF、IF、DF19,存放运算结果的状态标志和控制标志。常用于条件转移指令。150,2-18086CPU结构,二寄存器结构5.标志寄存器PSW,ZF,9,8,7,6,4,18,DL,DH,CL,CH,BL,BH,AL,AH,标志寄存器,CSDS,CXDX,DP,累加器基址寄存器,计数寄存器数据寄存器,代码段寄存器数据段寄存器,堆栈段寄存器附加段寄存器,堆栈指针寄存器,基址指针寄存器源变址寄存器目的变址寄存器,IP,指令指针寄存器,PSW指令指针和标志寄存器,BPSIDI指令和变址寄存器,SSES段寄存器,通用寄存器,15AXBX,87,0,15,0,15,0,15,0,5.标志寄存器PSW,5,3,15,1,11109876OFDFIFTFSFZF,4AF,2PF,0CF,CF(CarrvFlag)：进位标志位最高位有进位或借位时，CF1。,PF(ParityFlag)：奇偶校验标志位,本次运算结果低8位中有偶数个“1”时，PF1；有奇数个“1”时，PF0。,AF(AuxiliaryFlag)：辅助进位标志位低4位向高4位进位或借位时，AF1。（BCD数运算）,ZF(ZeroFlag)：全零标志位本次运算结果为0时，ZF1，否则ZF0。SF(SignFlag)：符号标志位本次运算结果的最高位为1时，SF1，否则SF0。可用于判断运算结果是正还是负。,OF(OverflowFlag)：溢出标志位本次运算过程中产生溢出时，OF1。对带符号数，字节（8位）运算结果的范围为-128+127，字（16位）运算结果的范围为-32768+32767，超过此范围为溢出。20,2-18086CPU结构,二寄存器结构,19,DL,DH,CL,CH,BL,BH,AL,AH,指令指针寄存器,目的变址寄存器,源变址寄存器,基址指针寄存器,堆栈指针寄存器,标志寄存器,CSDS,AXBX,CXDX,累加器基址寄存器,计数寄存器数据寄存器,代码段寄存器数据段寄存器,堆栈段寄存器附加段寄存器,IPPSW指令指针和标志寄存器,SPBPSIDI指令和编变址寄存器,0,87,15,0,15,通用寄存器15,0,SSES段寄存器15,0,5.标志寄存器PSW,TF(TrapFlag)：单步标志位调试程序时，可设置单步工作方式，TF1时，则每执行完一条指令，就自动产生一次内部中断，使用户能逐条跟踪程序进行调试。,IF(InterruptFlag)：中断标志位IF1时，允许CPU响应可屏蔽中断；当IF0时，即使外部设备有中断申请，CPU也不响应。对于不可屏蔽中断，这个标志位没有用。,DF(DirectionFlag)：方向标志位控制串操作指令中地址指针变化方向，若在串操作指令中，DF0，地址指针自动增量，即由低地址向高地址进行串操作；若DF1，地址指针自动减量，即由高地址向低地址进行串操作。由STD指令可使DF标志位置“1”，由CLD指令可使DF标志位置“0”。21,2-18086CPU结构,二寄存器结构,5,3,15,1,11109876OFDFIFTFSFZF,4AF,2PF,0CF,20,21,23,2-28086CPU的引脚及其功能,8086的引脚图,8088的引脚图,22,2-28086CPU的引脚及其功能,本节分为以下三个部分：8086CPU在最小模式中的引脚定义8086CPU在最大模式中的引脚定义8088和8086CPU的不同之处,通用寄存器组（8个16位寄存器）,专用寄存器组,ALUFLAGS,总线接口,控制电路,六字节指令队列,2,BHE/S7A19/S6A16/S3AD15AD0INTARDWRDT/RDENALE,TESTINTRNMIRQ/GTHOLDHLDA,LOCKQS0QS1S2S1S0,3CLKRESETREADYMN/MXGND24,总线接口单元,指令执行单元,23,2-28086CPU的引脚及其功能,分时复用：在总线周期T1状态，输出地址A15A0；在总线周期T2T4状态，D15D0进行数据读写；三态双向：传送地址时输出；传送数据时双向输入输出；在中断响应及系统总线“保持响应”周期（HLDA输出高电平）时，呈高阻状态。,25,一最小模式中的引脚定义1.AD15AD0(AddressDataBus)16条地址数据分时复用总线分时复用三态双向,8086CPU,4039383736353433,323130,292827262524232221,GNDAD14AD13AD12AD11AD10AD9AD8AD7AD6AD5,AD4AD3AD2AD1AD0NMIINTRCLKGND,VCCAD15AD16/S3AD17/S4AD18/S5AD19/S6BHE/S7MN/MX,RDHOLD(RQ/GT0)HLDA(RQ/GT1),WR(LOCK)M/IO(S2)DT/R(S1)DEN(S0)ALE(QS0)INTA(QS1)TESTREADYRESET,12345678,91011,121314151617181920,24,2-28086CPU的引脚及其功能,8086CPU,4039383736353433,323130,292827262524232221,GNDAD14AD13AD12AD11AD10AD9AD8AD7AD6AD5,AD4AD3AD2AD1AD0NMIINTRCLKGND,VCCAD15AD16/S3AD17/S4AD18/S5AD19/S6BHE/S7MN/MX,RDHOLD(RQ/GT0)HLDA(RQ/GT1),WR(LOCK)M/IO(S2)DT/R(S1)DEN(S0)ALE(QS0)INTA(QS1)TESTREADYRESET,12345678,91011,121314151617181920,2.A19S6A16S3(Address/Status),分时复用：在总线周期T1状态，输出访问存储器的最高4位地址，A19A16+A15A020位物理地址在总线周期T2T4状态，S6S3输出状态信息。S6=0，表明8086当前连在总线上；S5=0，禁止一切可屏蔽中断（IF=1）；S5=1，允许可屏蔽中断（IF=0）；S4:S3，指示当前正在使用哪一个段寄存器，如下一页表格所示。,地址状态分时复用线：分时复用输出三态（高电平、低电平和高阻状态）,一最小模式,26,25,DS,11,CS,或未使用任何段寄存器,10,SS,01,ES,00,当前正在使用的段寄存器,S4S3,27,2-28086CPU的引脚及其功能,2.A19S6A16S3(Address/Status),一最小模式,三态：当系统总线处于“保持响应”状态，这些引脚被置成高阻状态。-,8086CPU,4039383736353433,323130,292827262524232221,GNDAD14AD13AD12AD11AD10AD9AD8AD7AD6AD5,AD4AD3AD2AD1AD0NMIINTRCLKGND,VCCAD15AD16/S3AD17/S4AD18/S5AD19/S6BHE/S7MN/MX,RDHOLD(RQ/GT0)HLDA(RQ/GT1),WR(LOCK)M/IO(S2)DT/R(S1)DEN(S0)ALE(QS0)INTA(QS1)TESTREADYRESET,12345678,91011,121314151617181920,26,28,3.BHES7(BusHighEnableStatus)引脚高8位数据总线允许状态信号输出三态-,在存储器读/写、I/O端口读/写及中断响应时，用作高8位数据D15D8（也就是奇数存储体）的选通信号。低电平有效-如BHE上的横线所示-在总线周期的T1状态，该引脚输出BHE指示高8位数据总线上数据有效，AD0引脚则指示低8位数据线上数据有效（用于选通偶数存储体）。在T2T4及TW状态，S7输出状态信息(在8086芯片设计中，S7没有实际意义)，在“保持响应”周期被置成高阻状态。,2-28086CPU的引脚及其功能,一最小模式,8086CPU,4039383736353433,323130,292827262524232221,GNDAD14AD13AD12AD11AD10AD9AD8AD7AD6AD5,AD4AD3AD2AD1AD0NMIINTRCLKGND,VCCAD15AD16/S3AD17/S4AD18/S5AD19/S6BHE/S7MN/MX,RDHOLD(RQ/GT0)HLDA(RQ/GT1),WR(LOCK)M/IO(S2)DT/R(S1)DEN(S0)ALE(QS0)INTA(QS1)TESTREADYRESET,12345678,91011,121314151617181920,27,29,最小/最大工作模式选择信号输入,当MN/MX外接高电平时：CPU工作在最小模式，单处理器系统CPU提供所有总线控制信号；当MN/MX接低电平时：CPU工作在最大模式，CPU的S2S0提供给总线控制器8288，由8288产生总线控制信号，以支持构成多处理器系统。,2-28086CPU的引脚及其功能,一最小模式4.MNMX(MinimumMaximum),8086CPU,4039383736353433,323130,292827262524232221,GNDAD14AD13AD12AD11AD10AD9AD8AD7AD6AD5,AD4AD3AD2AD1AD0NMIINTRCLKGND,VCCAD15AD16/S3AD17/S4AD18/S5AD19/S6BHE/S7MN/MX,RDHOLD(RQ/GT0)HLDA(RQ/GT1),WR(LOCK)M/IO(S2)DT/R(S1)DEN(S0)ALE(QS0)INTA(QS1)TESTREADYRESET,12345678,91011,121314151617181920,28,30,三态输出低电平有效,允许CPU读存储器或I/O端口，由M/IO信号来区分是读存储器还是读I/O端口。在读总线周期的T2、T3、Tw状态，RD为低电平。在“保持响应”周期，被置成高阻状态。,2-28086CPU的引脚及其功能,一最小模式5.RD(Read)读选通信号,8086CPU,4039383736353433,323130,292827262524232221,GNDAD14AD13AD12AD11AD10AD9AD8AD7AD6AD5,AD4AD3AD2AD1AD0NMIINTRCLKGND,VCCAD15AD16/S3AD17/S4AD18/S5AD19/S6BHE/S7MN/MX,RDHOLD(RQ/GT0)HLDA(RQ/GT1),WR(LOCK)M/IO(S2)DT/R(S1)DEN(S0)ALE(QS0)INTA(QS1)TESTREADYRESET,12345678,91011,121314151617181920,29,31,三态输出低电平有效,允许CPU写存储器或I/O端口，由M/IO信号来区分是写入存储器还是写入I/O端口。在写总线周期的T2、T3、Tw状态，WR为低电平，表明8086正在进行写操作。在DMA方式，被置成高阻状态。,2-28086CPU的引脚及其功能,一最小模式6.WR(Write)写选通信号,8086CPU,4039383736353433,323130,292827262524232221,GNDAD14AD13AD12AD11AD10AD9AD8AD7AD6AD5,AD4AD3AD2AD1AD0NMIINTRCLKGND,VCCAD15AD16/S3AD17/S4AD18/S5AD19/S6BHE/S7MN/MX,RDHOLD(RQ/GT0)HLDA(RQ/GT1),WR(LOCK)M/IO(S2)DT/R(S1)DEN(S0)ALE(QS0)INTA(QS1)TESTREADYRESET,12345678,91011,121314151617181920,30,32,存储器或I/O端口选择信号三态输出,M/IO信号为高电平，表明CPU正在访问存储器；M/IO信号为低电平，表明CPU正在访问I/O端口。在DMA方式时，M/IO为高阻状态。,2-28086CPU的引脚及其功能,一最小模式7.MIO(MemoryInputand0utput),8086CPU,4039383736353433,323130,292827262524232221,GNDAD14AD13AD12AD11AD10AD9AD8AD7AD6AD5,AD4AD3AD2AD1AD0NMIINTRCLKGND,VCCAD15AD16/S3AD17/S4AD18/S5AD19/S6BHE/S7MN/MX,RDHOLD(RQ/GT0)HLDA(RQ/GT1),WR(LOCK)M/IO(S2)DT/R(S1)DEN(S0)ALE(QS0)INTA(QS1)TESTREADYRESET,12345678,91011,121314151617181920,31,33,地址锁存允许信号输出高电平有效,地址锁存器82828283的片选信号，在时钟周期的T1状态，ALE=1，可将地址/数据总线上传输的的地址信息锁存到8282/8283中。注意：ALE信号不能浮空（高阻）。,2-28086CPU的引脚及其功能,一最小模式8.ALE(AddressLatchEnable),8086CPU,4039383736353433,323130,292827262524232221,GNDAD14AD13AD12AD11AD10AD9AD8AD7AD6AD5,AD4AD3AD2AD1AD0NMIINTRCLKGND,VCCAD15AD16/S3AD17/S4AD18/S5AD19/S6BHE/S7MN/MX,RDHOLD(RQ/GT0)HLDA(RQ/GT1),WR(LOCK)M/IO(S2)DT/R(S1)DEN(S0)ALE(QS0)INTA(QS1)TESTREADYRESET,12345678,91011,121314151617181920,32,34,三态输出低电平有效,在时钟周期的T2、T3、T4及Tw状态，地址/数据线上传送的是数据信息时，DEN信号有效。在最小模式系统中，用数据收发器8286/8287增加数据驱动能力时，DEN作数据总线收发器8286/8287的输出允许信号。在DMA工作方式时，高阻状态。,2-28086CPU的引脚及其功能,一最小模式9.DEN(DataEnable)数据允许信号,8086CPU,4039383736353433,323130,292827262524232221,GNDAD14AD13AD12AD11AD10AD9AD8AD7AD6AD5,AD4AD3AD2AD1AD0NMIINTRCLKGND,VCCAD15AD16/S3AD17/S4AD18/S5AD19/S6BHE/S7MN/MX,RDHOLD(RQ/GT0)HLDA(RQ/GT1),WR(LOCK)M/IO(S2)DT/R(S1)DEN(S0)ALE(QS0)INTA(QS1)TESTREADYRESET,12345678,91011,121314151617181920,33,35,数据发送接收控制信号三态输出,用来控制数据收发器8286/8287的数据传送方向。DT/R1时，CPU发送数据，完成写操作；DT/R0时，CPU从外部接收数据，完成读操作。在DMA方式时，被置成高阻状态。,2-28086CPU的引脚及其功能,一最小模式-10.DT/R(DataTransmitReceive),8086CPU,4039383736353433,323130,292827262524232221,GNDAD14AD13AD12AD11AD10AD9AD8AD7AD6AD5,AD4AD3AD2AD1AD0NMIINTRCLKGND,VCCAD15AD16/S3AD17/S4AD18/S5AD19/S6BHE/S7MN/MX,RDHOLD(RQ/GT0)HLDA(RQ/GT1),WR(LOCK)M/IO(S2)DT/R(S1)DEN(S0)ALE(QS0)INTA(QS1)TESTREADYRESET,12345678,91011,121314151617181920,34,36,输入高电平有效,接收由存储器或I/O端口发来的响应信号，表示外部设备“已准备好”，可进行数据传送。CPU在每个总线周期的T3状态检测READY信号线，如果是高电平，则8086按正常时序进行读、写操作，不需要插入Tw；如果是低电平，在T3状结束后，CPU插入一个或几个Tw等待状态，直到READY信号有效后，才进入T4状态，完成数据传达过程。,2-28086CPU的引脚及其功能,一最小模式11.READY(Ready)准备就绪信号,8086CPU,4039383736353433,323130,292827262524232221,GNDAD14AD13AD12AD11AD10AD9AD8AD7AD6AD5,AD4AD3AD2AD1AD0NMIINTRCLKGND,VCCAD15AD16/S3AD17/S4AD18/S5AD19/S6BHE/S7MN/MX,RDHOLD(RQ/GT0)HLDA(RQ/GT1),WR(LOCK)M/IO(S2)DT/R(S1)DEN(S0)ALE(QS0)INTA(QS1)TESTREADYRESET,12345678,91011,121314151617181920,35,37,输入高电平有效,CPU接收到复位信号后，停止现行操作，并初始化其内部的寄存器-除CS=0FFFFH，其余包括IP在内的所有寄存器的值均清零。RESET信号至少保持4个时钟周期以上的高电平。复位过程：当它变为低电平时，CPU执行重启动过程，8086/8088将从物理地址FFFF0H开始执行指令，一般在该地址放置一条转移指令，以转到程序真正的入口地址。,2-28086CPU的引脚及其功能,一最小模式12.RESET(Reset)复位信号,8086CPU,4039383736353433,323130,292827262524232221,GNDAD14AD13AD12AD11AD10AD9AD8AD7AD6AD5,AD4AD3AD2AD1AD0NMIINTRCLKGND,VCCAD15AD16/S3AD17/S4AD18/S5AD19/S6BHE/S7MN/MX,RDHOLD(RQ/GT0)HLDA(RQ/GT1),WR(LOCK)M/IO(S2)DT/R(S1)DEN(S0)ALE(QS0)INTA(QS1)TESTREADYRESET,12345678,91011,121314151617181920,36,输入电平触发(或边沿触发)高电平有效,当外设接口向CPU发出中断申请时，INTR信号变成高电平。CPU在每条指令周期的最后一个时钟周期T4检测此信号，一旦检测到信号有效，并且中断允许标志位IF1时，CPU在当前指令执行完后，转入中断响应周期，读取外设接口的中断类型码，然后在存储器的中断向量表中找到中断服务程序的入口地址，转入执行中断服务程序。,2-28086CPU的引脚及其功能,一最小模式13.INTR(InterruptRequest)可屏蔽中断请求信号,8086CPU,4039383736353433,323130,292827262524232221,GNDAD14AD13AD12AD11AD10AD9AD8AD7AD6AD5,AD4AD3AD2AD1AD0NMIINTRCLKGND,VCCAD15AD16/S3AD17/S4AD18/S5AD19/S6BHE/S7MN/MX,RDHOLD(RQ/GT0)HLDA(RQ/GT1),WR(LOCK)M/IO(S2)DT/R(S1)DEN(S0)ALE(QS0)INTA(QS1)TESTREADYRESET,12345678,91011,121314151617181920,37,39,输出低电平有效,CPU对外部发来的中断请求信号INTR的响应信号。在中断响应总线周期T2、T3、Tw状态，CPU发出两个INRA负脉冲，第一个负脉冲通知外设接口已响应它的中断请求，外设接口收到第二个负脉冲信号后，向数据总线上放中断类型号。,2-28086CPU的引脚及其功能,一最小模式14.INTA(InterruptAcknowledge)中断响应信号,8086CPU,4039383736353433,323130,292827262524232221,GNDAD14AD13AD12AD11AD10AD9AD8AD7AD6AD5,AD4AD3AD2AD1AD0NMIINTRCLKGND,VCCAD15AD16/S3AD17/S4AD18/S5AD19/S6BHE/S7MN/MX,RDHOLD(RQ/GT0)HLDA(RQ/GT1),WR(LOCK)M/IO(S2)DT/R(S1)DEN(S0)ALE(QS0)INTA(QS1)TESTREADYRESET,12345678,91011,121314151617181920,38,40,15.NMI(NonMaskableInterruptRequest)不可屏蔽中断请求信号输入边沿触发，正跳变有效,此类中断请求不受中断允许标志位IF的影响，也不能用软件进行屏蔽。NMI引脚一旦收到一个正沿触发信号，在当前指令执行完后，自动引起类型2中断，转入执行类型2中断处理程序。NMI中断通常用于系统紧急情况的处理，如系统电源掉电等。,2-28086CPU的引脚及其功能,一最小模式,8086CPU,4039383736353433,323130,292827262524232221,GNDAD14AD13AD12AD11AD10AD9AD8AD7AD6AD5,AD4AD3AD2AD1AD0NMIINTRCLKGND,VCCAD15AD16/S3AD17/S4AD18/S5AD19/S6BHE/S7MN/MX,RDHOLD(RQ/GT0)HLDA(RQ/GT1),WR(LOCK)M/IO(S2)DT/R(S1)DEN(S0)ALE(QS0)INTA(QS1)TESTREADYRESET,12345678,91011,121314151617181920,39,41,输入低电平有效,在CPU执行WAIT指令期间，每隔5个时钟周期对TEST引脚进行一次测试，若测试到TEST为高电平，CPU处于空转等待状态；当测试到TEST有效，空转等待状态结束，CPU继续执行被暂停的指令。TEST信号用于多处理器系统中，以实现8086主CPU和其它协处理器之间的同步协调。,2-28086CPU的引脚及其功能,一最小模式16.TEST(Test)测试信号,8086CPU,4039383736353433,323130,292827262524232221,GNDAD14AD13AD12AD11AD10AD9AD8AD7AD6AD5,AD4AD3AD2AD1AD0NMIINTRCLKGND,VCCAD15AD16/S3AD17/S4AD18/S5AD19/S6BHE/S7MN/MX,RDHOLD(RQ/GT0)HLDA(RQ/GT1),WR(LOCK)M/IO(S2)DT/R(S1)DEN(S0)ALE(QS0)INTA(QS1)TESTREADYRESET,12345678,91011,121314151617181920,40,42,在最小模式系统中，当其它的总线控制器（如DMA控制器）要求占用总线时，可通过此引脚向CPU发送请求占用总线的信号。,2-28086CPU的引脚及其功能,一最小模式17.HOLD(HoldRequest)总线保持请求信号,输入高电平有效,8086CPU,4039383736353433,323130,292827262524232221,GNDAD14AD13AD12AD11AD10AD9AD8AD7AD6AD5,AD4AD3AD2AD1AD0NMIINTRCLKGND,VCCAD15AD16/S3AD17/S4AD18/S5AD19/S6BHE/S7MN/MX,RDHOLD(RQ/GT0)HLDA(RQ/GT1),WR(LOCK)M/IO(S2)DT/R(S1)DEN(S0)ALE(QS0)INTA(QS1)TESTREADYRESET,12345678,91011,121314151617181920,41,43,CPU一旦测试到HOLD总线请求信号有效，如果CPU允许让出总线，在当前总线周期结束时，于T4状态发出HLDA信号，表示响应这一总线请求，并立即让出总线使用权，将三条总线的I/O端口置成高阻状态。总线请求部件获得总线控制权后，可进行DMA数据传送，总线使用完毕使HOLD无效。CPU才将HLDA置成低电平。CPU再次获得三条总线的使用权。,2-28086CPU的引脚及其功能,一最小模式,18.HLDA(HoldAcknowledge)总线保持响应信号输出高电平有效,8086CPU,4039383736353433,323130,292827262524232221,GNDAD14AD13AD12AD11AD10AD9AD8AD7AD6AD5,AD4AD3AD2AD1AD0NMIINTRCLKGND,VCCAD15AD16/S3AD17/S4AD18/S5AD19/S6BHE/S7MN/MX,RDHOLD(RQ/GT0)HLDA(RQ/GT1),WR(LOCK)M/IO(S2)DT/R(S1)DEN(S0)ALE(QS0)INTA(QS1)TESTREADYRESET,12345678,91011,121314151617181920,42,44,19.CLK(Clock)时钟信号输入,20.Vcc(+5V)，GND(地)CPU所需电源Vcc+5V。GND为地线。,2-28086CPU的引脚及其功能,一最小模式,8086CPU,4039383736353433,323130,292827262524232221,GNDAD14AD13AD12AD11AD10AD9AD8AD7AD6AD5,AD4AD3AD2AD1AD0NMIINTRCLKGND,VCCAD15AD16/S3AD17/S4AD18/S5AD19/S6BHE/S7MN/MX,RDHOLD(RQ/GT0)HLDA(RQ/GT1),WR(LOCK)M/IO(S2)DT/R(S1)DEN(S0)ALE(QS0)INTA(QS1)TESTREADYRESET,12345678,91011,121314151617181920,由8284时钟发生器产生，8086CPU使用的时钟频率，因芯片型号不同，时钟频率不同。8086为5MHz，8086-l为10MHz，8086-2为8MHz。CLK时钟信号为8086和总线控制的运作提供了基本的时钟基准。,43,45,在最大模式系统中，这三个信号组合起来指出当前总线周期所进行的操作类型，由CPU传送给总线控制器8288。8288译码后产生相应的控制信号代替CPU输出。具体内容见教材139页。,2-28086CPU的引脚及其功能,二最大模式中的引脚定义在最大模式中，2431脚功能重新定义。S2S0(BusCycleStatus)总线周期状态信号三态输出低电平有效,8086CPU,4039383736353433,323130,292827262524232221,GNDAD14AD13AD12AD11AD10AD9AD8AD7AD6AD5,AD4AD3AD2AD1AD0NMIINTRCLKGND,VCCAD15AD16/S3AD17/S4AD18/S5AD19/S6BHE/S7MN/MX,RDHOLD(RQ/GT0)HLDA(RQ/GT1),WR(LOCK)M/IO(S2)DT/R(S1)DEN(S0)ALE(QS0)INTA(QS1)TESTREADYRESET,12345678,91011,121314151617181920,44,46,2.LOCK(Lock)总线封锁信号三态输出低电平有效,LOCK有效时，CPU不允许外部其它总线控制器获得对总线的控制权。LOCK信号可由指令前缀LOCK来设置(即在LOCK前缀后面的一条指令执行期间，保持LOCK有效，封锁其它主控者使用总线，此条指令执行完，LOCK撤消)。,2-28086CPU的引脚及其功能,二最大模式,8086CPU,4039383736353433,323130,292827262524232221,GNDAD14AD13AD12AD11AD10AD9AD8AD7AD6AD5,AD4AD3AD2AD1AD0NMIINTRCLKGND,VCCAD15AD16/S3AD17/S4AD18/S5AD19/S6BHE/S7MN/MX,RDHOLD(RQ/GT0)HLDA(RQ/GT1),WR(LOCK)M/IO(S2)DT/R(S1)DEN(S0)ALE(QS0)INTA(QS1)TESTREADYRESET,12345678,91011,121314151617181920,45,47,总线请求信号输入总线请求允许信号输出,双向低电平有效,3.RQ/GT0、RQ/GT1(Request/Grant),输入时表示其它协处理器向主CPU请求使用总线；输出时表示CPU对总线请求的响应信号。这两个引脚具有相同的信号，表示可以同时与两个协处理器相连。其中RQ/GT0比RQ/GT1有较高的优先权。,2-28086CPU的引脚及其功能,二最大模式,8086CPU,4039383736353433,323130,292827262524232221,GNDAD14AD13AD12AD11AD10AD9AD8AD7AD6AD5,AD4AD3AD2AD1AD0NMIINTRCLKGND,VCCAD15AD16/S3AD17/S4AD18/S5AD19/S6BHE/S7MN/MX,RDHOLD(RQ/GT0)HLDA(RQ/GT1),WR(LOCK)M/IO(S2)DT/R(S1)DEN(S0)AL