计算机组成原理实践环节第4部分：计算机组成原理实验

计算机组成原理实验,PLD部件实验,一、总线传输实验二、运算器部件实验三、存储部件实验,一总线传输实验1.实验器材FD-CES实验仪一台,PLD实验板一块。2.实验要求把两个数据分别写入74373和74374中，再使用RAM作中间单元来交换这两个数据。3.实验框图见图1。,图1总线传输实验框图,4.实验原理本实验中，M、BUF位于实验仪内，M为6116RAM，IAB10IAB0为它的地址线(IAB10应等于0)，RC为有效“读信”号，WC为有效“写入”信号，BUF为74245，在按下实验仪的控制台的STEP键后，LED数码管的小数点亮，这时RF=0，允许74245，DIR控制74245导通方向:0为A-B(读出RAM)，1为B-A(写入RAM)。IDB7IDB0为实验仪的内部总线，可接Ll5L8来显示IDB的数据。,74244为8位三态门，OE=0时，把K7K0的数据输入到IDB上。74377为8位D触发器，CK为上跳有效时钟，EN为允许输入(恒接为0)，它的输出接L8Ll5。74373为8位带三态透明锁存器，GT为接数门控端，OE为输出控制，OE=0时锁存器输出至IDB。74374为8位D触发器，CK为电平上跳有效接数时钟，OE为输出控制，OE=0时74374输出至IDB。,5.实验设计在使用PLD实验板完成本实验时，需注意以下几个问题:(1).读入ispLSI2096部件实验引脚定义表。(2).需定义U244A0A7、U374Q0Q7、U377Q0Q7、U373Q0Q7和它们的控制信号U244OE、U374CK、U374OE、U373OE、U377CK、U377EN为内部NODE。,(3).74377、74374等D触发器，需定义它们的NODE为REG类型(ISTYPEREG)。(4).对D触发器，需定义D端输人和时钟输入的表达式，例对74374可如下定义:U374Q0.U374Q7=IDB0.IDB7;U374Q0.U374Q7.CLK=U374CK;,(5).对于透明锁存器，需定义它为组合电路，例对一位锁存器，设输入为D，输出为Q，门控端为G，可如下定义:Q=GG=0时，Q保持不变。,(6).对于PLD芯片(例ispLSI2096)，它仅允许在引脚PIN上有三态门，而内部NODE不能有三态门。为此，对本实验的74244、74373、74374的三组8位三态门可连成一组，接于PIN、IDB0IDB7上，它们的三态门的允许端由U244OE、U373OE、U374OE控制，其中有一个为0即允许IDB的三态门，使用一个多路开关来选择7424、74373、74374之一，具体由U244OE、U373OE、U374OE决定哪一个可输出至IDB。可如下定义:,IDB0.IDB7=(U244OE=0),(7).由于本实验开关有限，可把M(6116)的地址线(IDB10IDB0)全部接0。(8).应将副板上的“SW/USER”开关置于“USER”端，以使显示灯L0L23显示本实验的信息。,6.实验步骤(1).把PLD实验板接至FD-CES实验仪上。注意上右插座不要连。(2).使用Synario输入逻辑设计，编译生成熔丝图文件，下载到ispLSI2096。(3).按下FD-CES实验仪控制台的STEP键，使数码管的小数点全亮。,(4).实验操作:a.使K8K16处于非有效状态。b.置K0K7为10010110，使74244导通至IDB，并使74373接数。c.置KOK7为11110000，使74244导通，并使74374接数。d.关闭74244。,e.使74373输出至IDB，并写入M(6116)中。f.使74374输出至IDB，并使74373接数。g.读出M至IDB，并使74374接数。h.使74373输出至IDB，并使74377接数，L0L7为11110000使74374输出至IDB，并使74377接数，L0L7为10010110。,二运算器部件实验实验器材FD-CES实验仪一台，PLD实验板一块。2.实验要求设计一个简单的运算器模块，它包括寄存器、运算器ALU、数据输入(开关)和数据输出(LED)通道。3.实验框图见图2所示。,图2运算器部件实验框图,4.实验原理本实验中，IDB为数据总线，IDB7IDB0接至L7L0显示总线信息。74244为8位三态门，OE=0时，把K0K7的数据输入到IDB上。BUF为74244，它接通至ALU的输出F端。74377为8位D触发器，CK为上跳有效时钟，EN为允许输入(恒接为0)。74377的输出至ALU的A端。74373为8位透明锁存器，GT为接数门控端，OE为输出允许端(恒接为0)，74373的输出至ALU的B端。,ALU为8位逻辑运算部件，它的输出为F0F8，(其中F8为进位输出)。它可有如下8种功能，具体由开关K13、K14、K16选择:F=A+B允许有进位输入(K9)和进位输出(L9)。F=A+l允许有进位输入(K9)和进位输出(L9)。F=AB，F=AB,F=B,F=A,F=全1，F=全零。,5.实验设计在使用PLD实验板完成本实验时，需注意以下几个问题:(1).读入记ispLSI2096部件实验引脚定义表。(2).需定义U244AOA7、F0F8、U377Q0Q7、U373Q0Q7和它们的控制信号U244OE、FOE、U373CK、U373OE、U377CK、U377EN为内部NODE，U377为REG类型,U373为透明锁存器(同总线部件实验)。,(3).IDB0IDB7为双向引脚，它有两个三态输入:U244和ALU输出F，可同总线部件实验方法加以定义。(4).ALU设计时，可使用ABEL-HDL的加法(+),但要注意，如直接把两个8位数相加，例F=A+B(A、B均为8位集合)，它采用全并行加法，可能会使逻辑表达式过于复杂，无法适配至2096中，可分成两个四位并行加法，其间为串行进位，可大大简化逻辑表达式。,下面以4位加法和逻辑与功能为例，说明设计方法。A0A3、B0B3为两个4位输入，CN为进位输入，X为功能选择:X=0，加法;X=1，逻辑与，F0F3为输出，F4为进位输出，可如下设计ABEL-HDL表达式:F4.F0=(X=0),6.实验步骤(1).使用Synario输入逻辑设计，编译生成熔丝图文件。(2).把PLD实验板右下方50芯插座与实验仪相连。(3).按下实验仪控制台的STEP键，使数码管的小数点全亮。,(4).实验操作:a.置K0K7为1001