多功能电子钟的Verilog设计

多功能电子钟的VERILOG设计学生黄海平指导老师廖泰长摘要VERILOG是广泛应用的硬件描述语言，可以用在硬件设计流程的建模、综合和模拟等多个阶段。随着硬件设计规模的不断扩大，应用硬件描述语言进行描述的CPLD结构，成为设计专用集成电路和其他集成电路的主流。通过应用VERILOGHDL对多功能电子钟的设计，达到对VERILOGHDL的理解，同时对CPLD器件进行简要了解。本文的研究内容包括对ALTERA公司FLEX10K系列的EPF10K10简要介绍，ALTERA公司软件MAXPLUS简要介绍和应用VERILOGHDL对多功能电子钟进行设计。关键词多功能电子钟；硬件描述语言ABSTRACTVERILOGISTHEMOSTWIDELYUSEDHARDWAREDESCRIPTIONLANGUAGEITCANBEUSEDTOTHEMODELING,SYNTHESIS,ANDSIMULATIONSTAGESOFTHEHARDWARESYSTEMDESIGNFLOWWITHTHESCALEOFHARDWAREDESIGNCONTINUALLYENLARGING,DESCRIBINGTHECPLDWITHHDLBECOMETHEMAINSTREAMOFDESIGNINGASICANDOTHERICTOCOMPREHENDVERILOGHDLANDGETSOMEKNOWLEDGEOFCPLDDEVICE,WEDESIGNABLOCKWITHSEVERALFUNCTIONSWITHVERILOGHDLTHISTHESISISABOUTTODISCUSSTHEABOVETHEREASPECTSINTRODUCETHEEPF10K10OFFLEX10KSERIESPRODUCTEDBYALTERACORPORATIONSIMPLYTHESOFTWAREMAXPLUS,DESIGNTHEBLOCKWITHSEVERALFUNCTIONSWITHVERILOGHDLKEYWORDSBLOCKWITHSEVERALFUNCTIONSHARDWAREDESCRIPTIONLANGUAGE目录1引言211课题的背景、目的212课题设计环境22EPF10K10相关说明及VERILOGHDL简介221EPF10K10相关说明222VERILOGHDL硬件描述语言简介43应用VERILOGHDL描述的多功能电子钟531功能描述532源程序633模块仿真134应用VERILOGHDL描述的多功能电子钟功能模块及仿真1541计时模块1542闹铃设置模块1743校时模块1944秒表功能模块2245整点报时模块2546闹铃屏蔽及响铃功能2747秒表提示铃声功能285结束语306致谢30参考文献31多功能电子钟的VERILOG设计第1页共32页引言随着电子技术的发展，现场可编程门阵列FPGA和复杂可编程逻辑器件CPLD的出现，使得电子系统的设计者利用与器件相应的电子CAD软件，在实验室里就可以设计自己的专用集成电路ASIC器件。这种可编程ASIC不仅使设计的产品达到小型化、集成化和高可靠性，而且器件具有用户可编程特性，大大缩短了设计周期，减少了设计费用，降低了设计风险。目前数字系统的设计可以直接面向用户需求，根据系统的行为和功能要求，自上至下地逐层完成相应的描述综合优化仿真与验证，直到生成器件，实现电子设计自动化。其中电子设计自动化（EDA）的关键技术之一就是可以用硬件描述语言（HDL）来描述硬件电路。VHDL是用来描述从抽象到具体级别硬件的工业标准语言，它是由美国国防部在80年代开发的HDL,现在已成为IEEE承认的标准硬件描述语言。VHDL支持硬件的设计、验证、综合和测试，以及硬件设计数据的交换、维护、修改和硬件的实现，具有描述能力强、生命周期长、支持大规模设计的分解和已有设计的再利用等优点。利用VHDL这些优点和先进的EDA工具，根据具体的实际要求，我们可以自己来设计串口异步通信电路。11课题的背景、目的二十一世纪是信息化高速发展的世纪，产业的信息化离不开硬件芯片的支持。芯片技术的进步是推动全球信息化的动力。因此在二十一世纪掌握芯片技术是十分有必要的。本次课题是计算机组成原理的课程设计，这次课题旨在通过自己对所需功能芯片的设计与实现来巩固以前所学的计算机硬件基础知识，同时也提高动手实践的能力，还有为将来进行更大规模更复杂的开发积累经验。12课题设计环境本次课题设计方要用到的开发环境是ALTERA公司的EDA设计工具软件MAXPLUSII。多功能电子钟的VERILOG设计第2页共32页ALTERA公司的工作与EDA厂家紧密结合，使MAXPLUSII软件可以与其它工业标准的设计输入、综合和校验工具相连接。设计者可以使用ALTERA或标准EDA输入工具进行设计，使用MAXPLUSII编译器对ALTERA器件的设计进行编译，并使用ALTERA或其它EDA校验工具进行仿真。目前，MAXPLUSII支持与CADENCE,MENTORGRAPHICS,SYNOPSYS,VIEWLOGIC等EDA工具接口。MAXPLUSII的编译器支持ALTERA公司的FLEX系列、MAX系列和CLASSIC可编程逻辑器件，提供了一种真正与结构无关的设计环境。编译器还具有强大的逻辑综合与优化功能，使用户不必十分关心设计的细节，可以把精力放在逻辑的实现上。MAXPLUSII的设计输入、处理和校验功能都集中在统一的开发环境下，这样可以加快动态调试，缩短开发周期。MAXPLUSII软件支持多种硬件描述语言设计输入，包括VHDL,VERILOGHDL和ALTERA自己的硬件描述语言AHDL。MAXPLUSII软件提供丰富的库单元供设计调用，其中包括74系列的全部器件和一些基本的逻辑门，多种特殊的逻辑宏功能MACROFUNCTION以及新型的参数化的兆功能MAGEFUNCTION调用库单元进行设计，可以大大减轻工作量。2EPF10K10相关说明及VERILOGHDL简介21EPF10K10相关说明EPF10K10隶属于ALTERA公司生产的FLEX10K系列产品，此系列集成度从几万门到几十万门，是业界第一个在PLD中嵌入存储器块的器件。具有许多特点高密度。10000到250000典型门；功能强大的I/O引脚。每一个引脚都是独立的三态门结构，具有可编程的速率控制；嵌入式阵列块（EAB）。每个EAB提供2K比特位，可用来作存储器使用或者用来实现一般的逻辑功能；逻辑单元采用查找表（LUT）结构；采用快速通道（FASTTRACK）互连，速度快并可预测延时；具有实现快速加法器和计数器的专用进位链和实现高速、多输入逻辑函数的专用级连链；其中EPF10K10相关电路说明如下EPF10K10板，内含多功能电子钟的VERILOG设计第3页共32页预定型10K10主体电路和自定义实验区二个部分；预定型10K10主体电路特点如下采用ALTERA公司10K10PLCC84脚器件；使用有源晶振4MHZ增强线路板抗干扰性能；采用三种不同的配置方式，对ALTERA公司的10K10芯片进行配置通过EDA软件使用本板提供的JTAG接口下载到10K10器件中对其进行加载配置；通过EDA软件使用本板提供的PSMODE接口下载到10K10器件中对其进行加载配置；为了确保系统板掉电又重新上电后能使10K10正常运行，本系统板提供ALTERA公司EPC1441或EPC1P8二种器件对10K10作上电后自动加载配置。本EDA板提供电源接线端子5V，GND数字地，12V或自定义，12V或自定义，SGND模拟地及电源测试引线口5V、12V、12V，均给出信号信息LED指示灯，本EDA板提供JTAGPSMODE代码下载信号信息LED指示灯。自定义实验区特点如下本EDA板提供三个试验区，其中数字电路实验区A、B二个，模拟电路实验区C一个；为了提高EDA系统板抗干扰性能，模拟地和数字地采用分开设计，而且增加了实验区电路的可塑性，数字电路实验区配有5VGND数字地，用户电路实验自由连接点，模拟电路实验区配有5VSGND模拟地，12V、12V用户电路实验，自由连接点，用户实验区电路自由连接点共为1908个点，其中数字电路实验区用户自由连接点为2X49行X12列6行X8列1272个点，模拟电路实验区用户自由连接点为49行X12列6行X8列636个点，提供10K10可用的全部I/O脚引线插座，方便与用户实验区任意连接。实验区连线方式通常使用三种方式元器件直接焊接方式,一次性使用；实验区可焊接可插接排针孔,以便实验电路任意搭接,增强使用的灵活性,多次性；实验区可选配安装通用实验面包板,无须做B项操作,面包板可安装三块。EDA板上跳线连接说明JP8控制EPC1441/EPC1P85V电压的提供,JTAGMODEJP,JTAG下载方式支持由本跳线组确定4个全短接,则允许JTAG方式下载；断开则屏蔽JTAG方式下载；PSMODEJPPS下载方式支持由本跳线组确定5个全短接,则允许PS方式下载；断开,则屏蔽PS方式下载；JP10MSEL0信号受控脚跳左，则MSEL0为0；跳右则MSEL0为1；JP11MSEL1信号受控脚跳左，则MSEL1为0；跳右则MSEL1为1；PWR5V5V跳线开关跳左，5V为ON接通；跳右5V为OFF关闭；PIN1_OSCALTERA10K10PIN1脚的时钟信号输入端，跳左CLOCK信号频率，由U5晶振确定；跳右，CLOCK信号频率由上层独多功能电子钟的VERILOG设计第4页共32页立型适配器的时钟晶振确定；PIN43_OSCALTERA10K10PIN43脚的时钟信号输入端跳左，CLOCK信号频率由U5晶振确定；跳右，CLOCK信号频率由上层独立型适配器的时钟晶振确定；J1A控制数字实验A区的5V；DC电源电压；J2A控制数字实验A区的电源电压数字信号地GND；J1B控制数字实验B区的电源电压数字信号地GND；J1C控制模拟实验C区的12V；J2C控制模拟实验C区的12V；J3C控制模拟实验C区的电源电压模拟信号地SGND5；EDA板上电源端子接口LED指示灯说明；JPWR电源电压接线端子，从上往下顺序定义为5VGND、12V12VSGND；PWRT电源电压测试接线端子，从上往下顺序定义，同JPWR5VGND、12V12VSGND；JTAG_MODEALTERA10K10JTAG方式下载接口；PS_MODEALTERA10K10PS方式下载接口；10K10IN1ALTERA10K10外扩展，I/O引线接口1；10K10IN2ALTERA10K10外扩展，I/O引线接口2；JP2、JP3、JP4、JP5、JP6向上可选配；GEXIN各种独立型适配器；LED指示灯D2、D3、D4、TCK、LED、PSLED分别为5V、12V、12V、JTAG；PS信号指示灯。22VERILOGHDL硬件描述语言简介模块是VERILOG的基本描述单位，用于描述某个设计的功能或结构及其与其他模块通信的外部端口。一个设计的结构可使用开关级原语、门级原语和用户定义的原语方式描述设计的数据流行为使用连续赋值语句进行描述时序行为使用过程结构描述。一个模块可以在另一个模块中使用。说明部分用于定义不同的项，例如模块描述中使用的寄存器和参数。语句定义设计的功能和结构。说明部分和语句可以散布在模块中的任何地方；但是变量、寄存器、线网和参数等的说明部分必须在使用前出现。为了使模块描述清晰和具有良好的可读性,最好将所有的说明部分放在语句前。本书中的所有实例都遵守这一规范。在模块中，可用下述方式描述一个设计1数据流方式2行为方式3结构方式多功能电子钟的VERILOG设计第5页共32页4上述描述方式的混合。VERILOGHDL模型中的所有时延都根据时间单位定义。使用编译指令将时间单位与物理时间相关联。这样的编译器指令需在模块描述前定义。如果没有编译器指令,VERILOGHDL模拟器会指定一个缺省时间单位。IEEEVERILOGHDL标准中没有规定缺省时间单位。用数据流描述方式对一个设计建模的最基本的机制就是使用连续赋值语句。在连续赋值语句中，某个值被指派给线网变量。请注意连续赋值语句是如何对电路的数据流行为建模的；这种建模方式是隐式而非显式的建模方式。此外,连续赋值语句是并发执行的，也就是说各语句的执行顺序与其在描述中出现的顺序无关。设计的行为功能使用下述过程语句结构描述1INITIAL语句此语句只执行一次。2ALWAYS语句此语句总是循环执行,或者说此语句重复执行。只有寄存器类型数据能够在这两种语句中被赋值。寄存器类型数据在被赋新值前保持原有值不变。所有的初始化语句和ALWAYS语句在0时刻并发执行。在顺序过程中出现的语句是过程赋值模块化的实例。模块化过程赋值在下一条语句执行前完成执行。过程赋值可以有一个可选的时延。时延可以细分为两种类型1语句间时延这是时延语句执行的时延。2语句内时延这是右边表达式数值计算与左边表达式赋值间的时延。在VERILOGHDL中可使用如下方式描述结构1内置门原语在门级；2开关级原语在晶体管级；3用户定义的原语在门级；4模块实例创建层次结构。通过使用线网来相互连接。3应用VERILOGHDL描述的多功能电子钟31功能描述多功能电子钟的VERILOG设计第6页共32页计时功能包括时、分、秒的计时，分别类似于模24、模60、模60计数器。闹钟功能在设定的时间发出闹玲音，其中闹铃设置为0000时无效。校时功能能方便的对小时、分钟和秒进行手动调整以校准时间。整点报时每逢整点按照秒的时序产生四短一长的报时音。秒表功能在每次计数满一小时的时候，发出一声提示音。32源程序MODULECLOCKLCLK,CLK1000,MODE,CHANGE,TURN,COUNT,CLR,ALERT,HOUR,MIN,SEC,LD_ALERT,LD_HOUR,LD_MININPUTCLK,CLK1000,MODE,CHANGE,TURN,COUNT,CLROUTPUTALERT,LD_ALERT,LD_HOUR,LD_MINOUTPUT70HOUR,MIN,SECREG70HOUR,MIN,SEC,HOUR1,MIN1,SEC1,AHOUR,AMIN,MSEC,SECM,MINMREG10M,FM,MFM,SOUNDREG20AREGLD_HOUR,LD_MIN,LD_ALERTREGCLK_1HZ,CLK_2HZ,CLK100,MINCLK,HCLK,SECMCLK,MMINCLKREGALERT1,ALERT2,ALERT3,ALERTM,EAR,BREGCOUNT1,COUNT2,COUNTA,COUNTBWIRECT1,CT2,CTA,CTB,MIN_CLK,H_CLKALWAYSPOSEDGECLKBEGINCLK_2HZ8H54|MIN1|SEC1IFSEC18H54ALERT28H75|MINM|SECMELSEALERT30ALWAYSALERT3BEGINALERTALERT3CLK1000CLK0END多功能电子钟的VERILOG设计第30页共32页5结束语VERILOGHDL语言设计的出现从根本上改变了以往数字电路的设计模式,使电路设计由硬件设计转变为软件设计,这样提高了设计的灵活性,降低了电路的复杂程度,修改起来也很方便。利用VERILOGH