北邮数电实验报告

数字电路实验报告学院信息与通信工程专业信息工程班级2013211125学号2013210681姓名袁普实验一QUARTUS原理图输入法设计与实现一实验要求用逻辑门设计实现一个半加器，仿真验证其功能，并生成新的半加器图形模块单元。用实验一生成的半加器模块和逻辑门设计实现一个全加器，仿真验证其功能，并下载到实验板测试，要求用拨码开关设定输入信号，发光二极管显示输出信号。用3线8线译码器和逻辑门设计实现函数F，仿真验证其功能，下载到实验板测试。要求用拨码开关设定输入信号，发光二极管显示输出信号。二报告内容实验一（2）的原理图用两个已经生成的半加器图形模块单元和一个双输入或门即可实现全加器仿真波形图以及分析波形图波形分析通过分析ABCI三个输入在8中不同组合下的输出，发现与全加器的真值表吻合，说明实现了全加器的逻辑功能。同时看见波形中出现了毛刺（冒险），这也与事实一致。故障及问题分析第一次在做全加器的时候发现找不到已经生成的半加器模块，后来发现是因为在建立工程时这两个项目没有建在同一个文件夹里，在调用的时候就找不到。后来我将全加器工程建在同一个文件夹里解决了此问题。实验二用VHDL设计和实现组合逻辑电路一实验要求用VHDL设计一个8421码转换为格雷码的代码转换器，仿真验证其功能。用VHDL设计一个4位二进制奇校验器，要求在为奇数个1时输出为1，偶数个1时输出为0，仿真验证其功能。用VHDL设计一个数码管译码器，仿真验证其功能，下载到实验板测试，要求用拨码开关设定输入信号，数码管显示输出信号，并且只使一个数码管有显示，其余为熄灭状态。二故障及问题分析在刚开始实现让一个数码管显示的时候，我本来准备再设置6个输入和输出，通过实验板上的拨码来输入信息分别控制不同的数码管的的开闭状态，但是后来发现这样效率很低而且实验板上的拨码开关数量根本不够。在老师的提醒下，我最终在VHDL里直接增加了一个向量输出”011111”来直接控制CAT05六个管脚，从而达到了实验的要求。实验三用VHDL设计和实现时序逻辑电路一实验要求用VHDL语言设计实现一个8421十进制计数器，要求有高电平复位功能，仿真验证其功能。用VHDL语言设计实现一个分频系数为12，输出为占空比50方波的分频器，有高电平复位功能，仿真验证其功能。将（1），（2）和数码管译码器三个电路进行连接，仿真验证其功能，并下载到实验板进行测试，要求第三个数码管显示数字。二报告内容实验三（3）模块端口说明及模块代码模块一DIV12为一个有高电平复位功能的分频系数为12的分屏器，其输出是一个占空比50的方波。此模块输入连接一个时钟输入，即可在输出端得到一个周期更大的方波输出。LIBRARYIEEEUSEIEEESTD_LOGIC_1164ALLUSEIEEESTD_LOGIC_UNSIGNEDALLENTITYDIV12ISPORTCLEAR,CLKINSTD_LOGICCLK_OUTOUTSTD_LOGICENDDIV12ARCHITECTURESTRUCTOFDIV12ISSIGNALTEMPINTEGERRANGE0TO5SIGNALCLKTMPSTD_LOGICBEGINPROCESSCLK,CLEARBEGINIFCLEAR1THENTEMPBBBBBBBBBBBCONTROLCONTROLCONTROLCONTROLCONTROLCONTROLSEGSEGSEGSEGSEGSEGSEG“0000000“ENDCASEENDPROCESSEND仿真波形图仿真波形分析通过仿真波形我们可以看出，在输入时钟的每个上升沿，由于内部的计数器功能，使得每一个计数对应着不同的管脚控制输出，而不同的管脚控制信号又对应着不同的数码管显示的信号，从而达到6个数码管显示不同数字的功能，如果输入时钟的频率够大，就能实现6个数字的同时显示。故障以及问题分析在进行下实验板测试的时候，我发现我下载完后总是会使得点阵发光，而且频率高的时候小数点会亮，然而其他同学都没有遇到。我在检查完代码与仿真后发现并没有问题，最后只有换了一个实验板，之后结果就对了，我想可能是实验板出了问题。总结与结论本学期的数字电路实验课让我受益匪浅。它让我熟悉了QUARTUS这款新的软件，也让我学会了VHDL这门新的语言，同时这门实验课让我在数字电路课程上学习到的理论知识有了实际的作用。实验促进了我对数字电路的理解，在不断的编写和调试代码的过程中，我的逻辑思维也有了极大的提高，这对我以后的学习都会起到巨大的作用。我从实验课过程中还学习到了重