数字逻辑实验报告

西安工程大学实验报告课程_FPGA数字逻辑设计教程_系别_计算机科学学院_实验日期_2012_年_11_月_10_日_26_日专业班级_软件工程11级02班_实验报告日期_2012_年_11_月_27_日姓名_王林庆_学号_41109050210_教师审批评分_实验一2输入逻辑门的设计与实现一、实验目标1、使用ISE软件设计并仿真2、学会程序下载二、实验步骤1、编写文本文件并编译2、软件仿真3、进行硬件配置（后面实验相同）三、实验原理1、ISE软件是一个支持数字系统设计的开发平台2、用ISE软件进行设计开发时基于相应器件型号的注意软件设计时选择的器件型号是与实际下载板上的器件型号相同3、图所示电路包含6个不同的逻辑门新建工程设计输入代码仿真输入工程名称并指定工程路径；选用了SPARTAN6XC6SLX16芯片，采用CSG324封装；完成创建定义了模块的端口；创建一个VERILOG模块的模板，并且在源代码编辑区打开；输入代码后，对模块进行测试仿真参数设置完后，进行仿真，仿真结果见【六、实验仿真结果】四、实验体会实验过程中遇到了的问题1、实验源代码中有语法错误，标点符号运用不当，与C语言混淆。2、在仿真的时候不能出现正确的仿真图，原因是在仿真时没有在ADDSIMULATEHERE添加待测的变量。实验体会虽然有了实验指导书上详细的指导步骤，看似很简单，但做起来很难，对整个流程不熟，做起来很慢。之前这个软件在电脑上总是安装不了，头都大了，只得在同学的电脑上做，勉强做完了第一个实验，有了点感觉，还得练练。五、实验源代码1、2输入逻辑门的源代码MODULEGATES2INPUTWIREA,INPUTWIREB,OUTPUTWIRE50ZASSIGNZ5AASSIGNZ4AASSIGNZ3A|BASSIGNZ2A|BABZ5Z4Z3Z2Z1Z0ASSIGNZ1ABASSIGNZ0ABENDMODULE2、测试代码200A0B0200A0B1200A1B0200A1B12、2输入逻辑门的约束条件NET“A“LOC“T5“NET“B“LOC“V8“NET“Z0“LOC“T11“NET“Z1“LOC“R11“NET“Z2“LOC“N11“NET“Z3“LOC“M11“NET“Z4“LOC“V15“NET“Z5“LOC“U15“六、实验仿真结果实验二2位比较器的设计与实现一、实验目标1、使用ISE软件设计并仿真2、学会程序下载二、实验步骤1、编写文本文件并编译2、软件仿真3、进行硬件配置三、实验原理1、ISE软件是一个支持数字系统设计的开发平台2、用ISE软件进行设计开发时基于相应器件型号的。注意软件设计时选择的器件型号是与实际下载板上的器件型号相同。3、图为二位比较器的真值表B1B0A1D00000000100100011010001010110011110001001101010111100110111101111A_EQ_BA_GT_BA_LT_B100010010010001100010010001001100010001001001100四、实验体会实验过程中遇到的问题1、在仿真的时候没有出现的正确的仿真图，是因为没有先综合，就直接仿真导致出现了错误。2、在实现时MAP出现警示，不知道是什么原因实验体会做实验要认真，同样的错误不要反复出现。虽然照着实验指导书磕磕碰碰的做出来了，但有些地方还是不懂，又觉得老师上课讲了，看来上课还得认真听啊。相比上次实验，有点小进步。五、实验源代码1、2位比较器的源代码MODULECOMP2BITINPUTWIRE10A,INPUTWIRE10B,OUTPUTWIREA_EQ_B,OUTPUTWIREA_GT_B,OUTPUTWIREA_LT_BASSIGNA_EQ_BB1ASSIGNA_GT_BB1ASSIGNA_LT_BB1ENDMODULE2、测试代码200A0B0200A0B1200A1B0200A1B13、2位比较器的约束文件NET“A0“LOC“T5“NET“A1“LOC“V8“NET“B0“LOC“M8“NET“B1“LOC“V9“NET“A_EQ_B“LOC“T11“NET“A_GT_B“LOC“R11“NET“A_LT_B“LOC“N11“六、实验仿真结果实验三4位2选一多路选择器的设计与实现一、实验目标1、使用ISE软件设计并仿真2、学会程序下载二、实验步骤1、编写文本文件并编译2、软件仿真3、进行硬件配置三、实验原理1、ISE软件是一个支持数字系统设计的开发平台2、用ISE软件进行设计开发时基于相应器件型号的注意软件设计时选择的器件型号是与实际下载板上的器件型号相同3、图所示为4位2选1多路选择器原理图四、实验体会实验过程中遇到了的问题无法显示仿真结果，原因是没有把工程管理区中VIEW选项设置为SIMULATION。实验体会这个实验做得不是很顺，把指导书看了半天，又在同学的帮助，下才有了结果。不容易啊，为什么老师三下五除二就搞定了，我费了九牛二虎之力才出来只能说对问题只知其一，不知其二，要下大功夫，不然真就白学了。五、实验源代码1、4位2选一多路选择器MODULEMUX24AINPUTWIRE30A,INPUTWIRE30B,INPUTWIRES,OUTPUTWIRE30YASSIGNY4SENDMODULE2、测试代码A0B0S0100A0B0S1100A0B0S1100QUAD2选1MUXY3Y0A3A0B3B0SSY01ABA0B1S0100A0B1S1100A1B0S0100A1B0S0100A1B0S1100A1B1S0100A1B1S13、实验的约束文件NET“A0“LOC“T5“NET“A1“LOC“V8“NET“A2“LOC“U8“NET“A3“LOC“N8“NET“B0“LOC“M8“NET“B1“LOC“V9“NET“B2“LOC“T9“NET“B3“LOC“T10“NET“S“LOC“C9“NET“Y0“LOC“T11“NET“Y1“LOC“R11“NET“Y2“LOC“N11“NET“Y3“LOC“M11“六、实验仿真结果实验四7段译码器的设计与实现一、实验目标1、使用ISE软件设计并仿真2、学会程序下载二、实验步骤1、编写文本文件并编译2、软件仿真3、进行硬件配置三、实验原理1、ISE软件是一个支持数字系统设计的开发平台2、用ISE软件进行设计开发时基于相应器件型号的注意软件设计时选择的器件型号是与实际下载板上的器件型号相同3、图所示为7段译码器原理图ABCDEFGXABCDEFG00000001110011112001001030000110410011005010010060100000700011118000000090000100A0001000B1100000C0110001D1000010E0110000F01110001OFF0ON四、实验体会实验过程中遇到了的问题有了之前问题解决的基础，这次实验没出大问题，一些小问题属于粗心。实验体会实验要多练才会有感觉。对着指导书的每一步很流畅的做下去，只要理解了就没什么大问题。多尝试，比如说ISE上其他功能键的作用，点击试一下也能多了解些。做了四个实验，对实验流程也有了大概的了解，也有信心做好下面实验。五、实验源代码1、七段译码器的源代码MODULEHEX7SEGINPUTWIRE30X,OUTPUTREG60A_TO_G,OUTPUTWIRE30ANASSIGNAN4B0000ALWAYSCASEX0A_TO_G7B00000011A_TO_G7B10011112A_TO_G7B00100103A_TO_G7B00001104A_TO_G7B10011005A_TO_G7B01001006A_TO_G7B01000007A_TO_G7B00011118A_TO_G7B00000009A_TO_G7B0000100HAA_TO_G7B0001000HBA_TO_G7B1100000HCA_TO_G7B0110001HDA_TO_G7B1000010HEA_TO_G7B0110000HFA_TO_G7B0111000DEFAULTA_TO_G7B0000001/0ENDCASEENDMODULE2、测试代码200X0200X1；3、七段数码管的约束文件NET“X0“LOC“T5“NET“X1“LOC“V8“NET“X2“LOC“U8“NET“X3“LOC“N8“NET“A_TO_G0“LOC“L14“NET“A_TO_G1“LOC“N14“NET“A_TO_G2“LOC“M14“NET“A_TO_G3“LOC“U18“NET“A_TO_G4“LOC“U17“NET“A_TO_G5“LOC“T18“NET“A_TO_G6“LOC“T17“NET“AN0“LOC“N16“NET“AN1“LOC“N15“NET“AN2“LOC“P18“NET“AN3“LOC“P17“六、实验仿真结果实验五7段显示管的设计与实现一、实验目标1、使用ISE软件设计并仿真2、学会程序下载二、实验步骤1、编写文本文件并编译2、软件仿真3、进行硬件配置三、实验原理1、ISE软件是一个支持数字系统设计的开发平台2、用ISE软件进行设计开发时基于相应器件型号的注意软件设计时选择的器件型号是与实际下载板上的器件型号相同3、在2个7段显示管上显示一个2位的十六进制数四、实验体会实验过程中遇到了的问题忘在工程中添加UCF文件实验体会因为这个实验老师在课上演示过，做起来还比较顺利，所以说认真上课也是实验的基础。而且做了这些实验，对生活中的一些机器的工作原理有了点概念，虽然比较模糊。五、实验源代码1、七段显示管的源代码MODULEX7SEGINPUTWIRE70X,INPUTWIRECLK,INPUTWIRECLR,OUTPUTREG60A_TO_G,OUTPUTREG30AN,OUTPUTWIREDPWIRESREG30DIGITWIRE30AENREG190CLKDIVASSIGNDP1ASSIGNSCLKDIV19/COUNTEVERY52MSASSIGNAEN4B1111/ENABLEALLDIGITS/4位4选1MUXMUX44ALWAYSCASES0DIGITX301DIGITX74DEFAULTDIGITX30ENDCASE/7段数码管HEX7SEGALWAYSCASEDIGIT0A_TO_G7B00000011A_TO_G7B10011112A_TO_G7B00100103A_TO_G7B00001104A_TO_G7B10011005A_TO_G7B01001006A_TO_G7B01000007A_TO_G7B00011118A_TO_G7B00000009A_TO_G7B0000100HAA_TO_G7B0001000HBA_TO_G7B1100000HCA_TO_G7B0110001HDA_TO_G7B1000010HEA_TO_G7B0110000HFA_TO_G7B0111000DEFAULTA_TO_G7B0000001/0ENDCASE/DIGITSELECTANCODEALWAYSBEGINAN4B1111IFAENS1ANS0END/时钟分频器ALWAYSPOSEDGECLKORPOSEDGECLRBEGINIFCLR1CLKDIV0ELSECLKDIVCLKDIV1ENDENDMODULE2、测试代码X0CLK0CLR0100X0CLK0CLR1100X0CLK1CLR0100X1CLK0CLR0100X1CLK0CLR13、七段数码管的约束文件NET“X0“LOC“T5“NET“X1“LOC“V8“NET“X2“LOC“U8“NET“X3“LOC“N8“NET“X4“LOC“M8“NET“X5“LOC“V9“NET“X6“LOC“T9“NET“X7“LOC“T10“NET“CLR“LOC“C9“NET“CLK“LOC“V10“NET“A_TO_G0“LOC“L14“NET“A_TO_G1“LOC“N14“NET“A_TO_G2“LOC“M14“NET“A_TO_G3“LOC“U18“NET“A_TO_G4“LOC“U17“NET“A_TO_G5“LOC“T18“NET“A_TO_G6“LOC“T17“NET“AN0“LOC“N16“NET“AN1“LOC“N15“NET“AN2“LOC“P18“NET“AN3“LOC“P17“NET“DP“LOC“M13“六、实验仿真结果实验六38译码器的设计与实现一、实验目标1、使用ISE软件设计并仿真2、学会程序下载二、实验步骤1、编写文本文件并编译2、软件仿真3、进行硬件配置三、实验原理1、ISE软件是一个支持数字系统设计的开发平台2、用ISE软件进行设计开发时基于相应器件型号的注意软件设计时选择的器件型号是与实际下载板上的器件型号相同3、图所示为38译码器的真值表0001000000000101000000010001000000110001000010000001000101000001001100000001011100000001A2A1A0Y0Y1Y2Y3Y4Y5Y6Y7四、实验体会实验过程中遇到了的问题1、无法显示仿真结果，原因是没有把工程管理区中VIEW选项设置为SIMULATION。2、在仿真的时候不能出现正确的仿真图，原因是在仿真时没有在ADDSIMULATEHERE添加待测的变量。实验体会感觉有点难，但用心做还是做出来了，前面的实验也不是白做的。五、实验源代码1、38译码器MODULEDECODE38AINPUTWIRE20A,OUTPUTWIRE70YASSIGNY0A2ASSIGNY1A2ASSIGNY2A2ASSIGNY3A2ASSIGNY4A2ASSIGNY5A2ASSIGNY6A2ASSIGNY7A2ENDMODULE2、测试代码A00A10A20/WAIT100NSFORGLOBALRESETTOFINISH100/ADDSTIMULUSHERE100A00A10A21100A00A11A20100A00A11A21100A01A10A20100A01A10A21100A01A11A20100A01A11A213、38译码器的约束文件NET“A0“LOC“T5“NET“A1“LOC“V8“NET“A2“LOC“U8“NET“Y0“LOC“T11“NET“Y1“LOC“R11“NET“Y2“LOC“N11“NET“Y3“LOC“M11“NET“Y4“LOC“V15“NET“Y5“LOC“U15“NET“Y6“LOC“V16“NET“Y7“LOC“U16“六、实验仿真结果实验七83优先编码器的设计与实现一、实验目标1、使用ISE软件设计并仿真2、学会程序下载二、实验步骤1、编写文本文件并编译2、软件仿真3、进行硬件配置三、实验原理1、ISE软件是一个支持数字系统设计的开发平台2、用ISE软件进行设计开发时基于相应器件型号的注意软件设计时选择的器件型号是与实际下载板上的器件型号相同3、图所示为83优先编码器的真值表10000000000X1000000001XX100000010XXX10000011XXXX1000100XXXXX100101XXXXXX10110XXXXXXX1111X0X1X2X3X4X5X6X7Y2Y1Y0四、实验体会这次实验做得比较顺利，过程中没出现什么问题，对实验步骤也熟悉了不少，熟能生巧就是这样的吧，感觉很好。五、实验源代码1、83优先编码器MODULEPENCODE83INPUTWIRE70X,OUTPUTREG20Y,OUTPUTREGVALIDINTEGERIALWAYSBEGINY0VALID0FORI0I7II1IFXI1BEGINYIVALID1ENDENDENDMODULE2、测试代码X00X10X20X30X40X50X60X70100X00X10X20X30X40X50X60X71100X00X10X20X30X40X50X61X70100X00X10X20X30X40X51X60X70100X00X10X20X30X41X50X60X70100X00X10X20X31X40X50X60X70100X00X10X21X30X40X50X60X70100X00X11X20X30X40X51X60X70100X00X11X20X30X40X50X61X71100X00X10X21X30X40X51X60X71100X00X11X21X31X41X51X61X713、83优先编码器的约束文件NET“X0“LOC“T5“NET“X1“LOC“V8“NET“X2“LOC“U8“NET“X3“LOC“N8“NET“X4“LOC“M8“NET“X5“LOC“V9“NET“X6“LOC“T9“NET“X7“LOC“T10“NET“Y0“LOC“T11“NET“Y1“LOC“R11“NET“Y2“LOC“N11“NET“VALID“LOC“M11“六、实验仿真结果实验八4位二进制BCD码转换器的设计与实现一、实验目标1、使用ISE软件设计并仿真2、学会程序下载二、实验步骤1、编写文本文件并编译2、软件仿真3、进行硬件配置三、实验原理1、ISE软件是一个支持数字系统设计的开发平台2、用ISE软件进行设计开发时基于相应器件型号的注意软件设计时选择的器件型号是与实际下载板上的器件型号相同3、图8所示为4位二进制BCD码转换器的真值表二进制B3B2B1B0HEX二进制编码十进制数（BCD）P4P3P2P1P0BCD00010203040506070809101112131415000000000100010000110010000101001100011101000010011000010001100101001110100101010123456789ABCDEF0000000100100011010001010110011110001001101010111100110111101111四、实验体会实验过程中遇到了的问题在仿真的时候不能出现正确的仿真图，原因是在仿真时没有在ADDSIMULATEHERE添加待测的变量。实验体会不得不承认实验指导书是个很好的老师，感觉自己现在做得挺不错的，相比之前不会做有了很大的进步。做实验时，流程已慢慢在心中形成，做实验的时间也少了。五、实验源代码1、4位BCD吗转换器MODULEBINBCD4INPUTWIRE30B,OUTPUTWIRE40PASSIGNP4B3ASSIGNP3B3ASSIGNP2B3ASSIGNP1B3ASSIGNP0B0ENDMODULE2、测试文件B00B10B20B30100B00B10B21B30100B00B11B20B31100B00B11B21B30100B01B10B20B31100B01B10B21B31100B01B11B20B30100B01B11B21B303、4位BCD码转换器的约束文件NET“B3“LOC“T5“NET“B2“LOC“V8“NET“B1“LOC“U8“NET“B0“LOC“N8“NET“P4“LOC“T11“NET“P3“LOC“R11“NET“P2“LOC“N11“NET“P1“LOC“M11“NET“P0“LOC“V15六、实验仿真结果实验九4位加法器的设计与实现一、实验目标1、使用ISE软件设计并仿真2、学会程序下载二、实验步骤1、编写文本文件并编译2、软件仿真3、进行硬件配置三、实验原理1、ISE软件是一个支持数字系统设计的开发平台2、用ISE软件进行设计开发时基于相应器件型号的注意软件设计时选择的器件型号是与实际下载板上的器件型号相同3、图所示为4位加法器框图全加器A0B0S0全加器A1B1S1全加器A2B2S2全加器A3B3S3C40C1C0C2C3四、实验体会虽然实验过程中出了点小错误，但总体还是比较顺利，已经基本可以脱离指导书了，有点成就感。五、实验源代码1、4位加法器MODULEADDER4AINPUTWIRE30A,INPUTWIRE30B,OUTPUTWIRE30S,OUTPUTWIRECF,OUTPUTWIREOVFWIRE40CASSIGNC00ASSIGNSABC30ASSIGNC41AASSIGNCFC4ASSIGNOVFC3C4ENDMODULE2、测试代码A00A10A20A30B00B10B20B30100A00A11A20A31B00B10B21B31100A00A11A21A31B01B10B21B313、4位加法器的约束文件NET“A0“LOC“T5“NET“A1“LOC“V8“NET“A2“LOC“U8“NET“A3“LOC“N8“NET“B0“LOC“M8“NET“B1“LOC“V9“NET“B2“LOC“T9“NET“B3“LOC“T10“NET“S0“LOC“T11“NET“S1“LOC“R11“NET“S2“LOC“N11“NET“S3“LOC“M11“NET“OVF“LOC“U15“六、实验仿真结果实验十4位移法器的设计与实现一、实验目标1、使用ISE软件设计并仿真2、学会程序下载二、实验步骤1、编写文本文件并编译2、软件仿真3、进行硬件配置三、实验原理1、ISE软件是一个支持数字系统设计的开发平台2、用ISE软件进行设计开发时基于相应器件型号的注意软件设计时选择的器件型号是与实际下载板上的器件型号相同3、图所示为4位移位器框图和功能表移位器Y3Y2Y1Y0S2S1S0000011110011001101010101D30D2D0D2D3D1D3D2D3D1D3D1D30D2D1D2D0D2D0D2D3D1D0D10D1D3D1D2D0NOSHIFTSHRSHLRORROLASRROR2NOSHIFTD3D2D1D0S2S1S0四、实验体会做实验时，感觉很得心应手，基本脱离了实验指导书，就可以做出来，对ISE工具的使用也变的熟悉了，整个的实验做的很有收获。五、实验源代码1、4移加法器的代码MODULESHIFT4INPUTWIRE30D,INPUTWIRE20S,OUTPUTREG30YALWAYSCASES0YD/NOSHIFT1Y1B0,D31/SHR2YD20,1B0/SHL3YD0,D31/ROR4YD20,D3/ROL5YD3,D31/ASR6YD10,D32/ROR27YD/NOSHIFTDEFAULTYDENDCASEENDMODULE2、测试代码1、D00D10D20D30S00S10S20100D00D10D20D30S00S10S21100D00D10D20D30S00S11S20100D00D11D20D31S01S11S20100D00D11D21D31S00S11S20100D01D11D20D31S00S11S202、D0S01003、4位移法器的约束文件NET“D3“LOC“T5“NET“D2“LOC“V8“NET“D1“LOC“U8“NET“D0“LOC“N8“NET“S2“LOC“M8“NET“S1“LOC“V9“NET“S0“LOC“T9“NET“Y3“LOC“T11“NET“Y2“LOC“R11“NET“Y1“LOC“N11“NET“Y0“LOC“M11“六、实验仿真结果实验十一带有置位和清零端的边沿D触发器的设计与实现一、实验介绍这个实验将指导你通过使用ISE软件进行带有置位和清零端的边沿D触发器的设计与实现。二、实验目标使用ISE软件设计并仿真。学会程序下载。三、实验步骤1编写文本文件并编译2软件仿真3进行硬件配置四、实验原理1ISE软件是一个支持数字系统设计的开发平台2用ISE软件进行设计开发时基于相应器件型号的。注意软件设计时选择的器件型号是与实际下载板上的器件型号相同。3图111所示为带有置位和清零端的边沿D触发器的逻辑图，本实验中用VERILOG语句来描述。QQDCLK234F3F456F1F21F5F6CLRSET图111五、实验代码1带有置位和清零端的边沿D触发器的VERILOG源代码MODULEFLIPFLOPCSINPUTWIRECLK,INPUTWIRED,INPUTWIRESET,INPUTWIRECLR,OUTPUTQ,OUTPUTNOTQWIREF1,F2,F3,F4,F5,F6ASSIGN5F1F4ASSIGN5F2F1ASSIGN5F3F6ASSIGN5F4F3ASSIGN5F5F4ASSIGN5F6F5ASSIGNQF1ASSIGNNOTQF2ENDMODULE2带有置位和清零端的边沿D触发器的约束文件NET“CLK“LOC“V10“NET“D“LOC“T5“NET“SET“LOC“T9“NET“CLR“LOC“T10“NET“Q“LOC“T11“NET“NOTQ“LOC“R11“六、实验结果实验十二位移位寄存器的设计与实现一、实验介绍这个实验将指导你通过使用ISE软件进行4位移位寄存器的设计与实现。二、实验目标使用ISE软件设计并仿真。学会程序下载。三、实验步骤1编写文本文件并编译2软件仿真3进行硬件配置四、实验原理1ISE软件是一个支持数字系统设计的开发平台2用ISE软件进行设计开发时基于相应器件型号的。注意软件设计时选择的器件型号是与实际下载板上的器件型号相同。3图121所示为4位移位寄存器的逻辑图，本实验中用VERILOG语句来描述。DQQQ0CLKDQQCLKDQQCLKDQQCLKCLRCLRCLRCLRQ1Q2Q3DATA_INCLRCLK图121五、实验代码14位移位寄存器的VERILOG源代码MODULESHIFTREGINPUTWIRECLK,INPUTWIRECLR,INPUTWIREDATA_IN,OUTPUTREG30QREG240Q1/25位计数器ALWAYSPOSEDGECLKORPOSEDGECLRBEGINIFCLR1Q10ELSEQ1Q11ENDASSIGNMCLKQ124/15HZ/4位移位寄存器ALWAYSPOSEDGEMCLKORPOSEDGECLRBEGINIFCLR1Q0ELSEBEGINQ3DATA_INQ20Q31ENDENDENDMODULE24位移位寄存器的约束文件NET“CLK“LOC“V10“NET“DATA_IN“LOC“T5“NET“CLR“LOC“T10“NET“Q3“LOC“T11“NET“Q2“LOC“R11“NET“Q1“LOC“N11“NET“Q0“LOC“M11“六、实验结果实验十三模5计数器的设计与实现一、实验介绍这个实验将指导你通过使用ISE软件进行模5计数器的设计与实现。二、实验目标使用ISE软件设计并仿真。学会程序下载。三、实验步骤1编写文本文件并编译2软件仿真3进行硬件配置四、实验原理1ISE软件是一个支持数字系统设计的开发平台2用ISE软件进行设计开发时基于相应器件型号的。注意软件设计时选择的器件型号是与实际下载板上的器件型号相同。3模5计数器就是从0到4重复计数。也就是说，它一共要经历5个状态，输出从000变到100然后再回到000。本实验中用VERILOG语句来描述。五、实验代码1模5计数器的VERILOG源代码MODULEMOD5CNTINPUTWIRECLR,INPUTWIRECLK,OUTPUTREG20QREG240Q1/25位计数器ALWAYSPOSEDGECLKORPOSEDGECLRBEGINIFCLR1Q10ELSEQ1Q11ENDASSIGNMCLKQ124/15HZ/模5计数器ALWAYSPOSEDGEMCLKORPOSEDGECLRBEGINIFCLR1Q0ELSEIFQ4Q0ELSEQQ1ENDENDMODULE2模5计数器的约束文件NET“CLK“LOC“V10“NET“CLR“LOC“T10“NET“Q2“LOC“R11“NET“Q1“LOC“N11“NET“Q0“LOC“M11“六、实验结果实验十四8分频器的设计与实现一、实验介绍这个实验将指导你通过使用ISE软件进行8分频器的设计与实现。二、实验目标使用ISE软件设计并仿真。学会程序下载。三、实验步骤1编写文本文件并编译2软件仿真3进行硬件配置四、实验原理1ISE软件是一个支持数字系统设计的开发平台2用ISE软件进行设计开发时基于相应器件型号的。注意软件设计时选择的器件型号是与实际下载板上的器件型号相同。38分频器的真值表如图141所示，其最高位Q2的输出就是对输入信号的8分频。本实验中用VERILOG来实现。DQQCLKQ1DQQCLKQ0DQQCLKQ2D0D2D1S0S1S2S3S4S5S6S7000001010011100101110111001010011100101110111000STATEQ2Q1Q0D2D1D0现态次态图141五、实验代码18分频器的VERILOG源代码MODULECOUNT3AINPUTWIRECLR,INPUTWIRECLK,OUTPUTREG20QWIRE20DASSIGND2Q2ASSIGND1Q1ASSIGND0Q0/3个D触发器ALWAYSPOSEDGECLKORPOSEDGECLRIFCLR1Q0ELSEQDENDMODULE28分频器的约束文件NET“CLR“LOC“T10“NET“CLK“LOC“V10“NET“Q0“LOC“T12“NET“Q1“LOC“V12“NET“Q2“LOC“N10“六、实验结果实验十五开关数据加载到寄存器并显示的设计与实现一、实验介绍这个实验将指导你通过使用ISE软件进行开关数据加载到寄存器并显示的设计与实现。二、实验目标使用ISE软件设计并仿真。学会程序下载。三、实验步骤1编写文本文件并编译2软件仿真3进行硬件配置四、实验原理1ISE软件是一个支持数字系统设计的开发平台2用ISE软件进行设计开发时基于相应器件型号的。注意软件设计时选择的器件型号是与实际下载板上的器件型号相同。3设计一个可以把4个开关的内容存储到一个4位寄存器的电路，并在最右边的7段显示管上显示这个寄存器中的十六进制数字。我们使用到去抖动模块CLOCK_PULSE，用BTN0作为输入；8位寄存器模块，用BTN1作为加载信号；7段显示管上的显示模块X7SEGBC；分频模块CLKDIV，用以产生模块CLOCK_PULSE和X7SEGBC的CLK190时钟信号。图151给出了这个设计的的顶层设计。CLKDIVCLOCK_PULSEREGISTERLOADCLKCLRCLRCLRCLK190CLKMCLK50MHZCLRSW30LD30X7SEGBCCCLKCLRCLK190CCLKDPAN30A_TO_G60X30D30X30DPOUTPCLKPBTN1BTN0INPQ30CLR图151五、实验代码1开关数据加载到寄存器并显示的VERILOG源代码顶层设计MODULESW2REGTOPINPUTWIREMCLK,INPUTWIRECLR,INPUTWIRE10BTN,INPUTWIRE30SW,OUTPUTWIRE30LD,OUTPUTWIRE60A_TO_G,OUTPUTWIRE30AN,OUTPUTWIREDPWIRE30QWIRECLK190,CLKPWIRE30XASSIGNXQASSIGNLDSWCLKDIVU1MCLKMCLK,CLRCLR,CLK190CLK190CLOCK_PULSEU2INPBTN0,CCLKCLK190,CLRCLR,OUTPCLKPREGISTERN4U3LOADBTN1,CLKCLKP,CLRCLR,DSW,QQX7SEGBCU4XX,A_TO_GA_TO_G,ANAN,DPDPENDMODULE分频模块MODULECLKDIVINPUTWIREMCLK,INPUTWIRECLR,OUTPUTWIRECLK190REG240Q/25位计数器ALWAYSPOSEDGEMCLKORPOSEDGECLRBEGINIFCLR1Q0ELSEQQ1ENDASSIGNCLK190Q17/190HZENDMODULE去抖动模块MODULECLOCK_PULSEINPUTWIREINP,INPUTWIRECCLK,INPUTWIRECLR,OUTPUTWIREOUTPREGDELAY1REGDELAY2REGDELAY3ALWAYSPOSEDGECCLKORPOSEDGECLRBEGINIFCLR1BEGINDELAY10DELAY20DELAY30END