南京理工EDA2多功能电子时钟(VHDL语言版)

1/442/44EDA实验报告作者诗意情缘学号9121XXXXX学院电子工程与光电技术学院专业方向微电子学题目基于QUATUS的多功能数字钟设计指导者姜X评阅者姜X2014年12月3/44目录摘要5ABSTRACT6一、主要功能711设计基本功能712改进与提高7二、设计方案7三、各子模块设计原理831控制模块8311功能描述8312VHDL代码832分频模块9321分频实现原理9322二分频VHDL代码9323二分频电路时序仿真10其他分频实现1033计时校时模块10331功能描述11332计时校时顶层模块11333小时位模2412334分位模6013335秒位模6014336四选三选择器1534定时模块16341定时顶层模块17342四选二选择器18343时分计数器1935报时音乐模块19351功能描述19352报时控制模块19353音乐模块21353二选一选择器2936校时闪烁模块29361功能描述29362闪烁模块顶层文件30363二选一选择器31364闪烁显示3237显示模块33371功能描述33372模8计数器33373八选一选择器34374七段译码器35375三八译码器374/4438总电路及控制方法38控制方法40VHDL代码（时钟顶层模块）40四、实验验证42管脚分配42下载到实验箱进行验证。43效果图43五、设计过程中问题43六、实验心得43参考文献44摘要数字钟在生活中有着广泛的应用，其实现方式也是多种多样。本文基于QUATUS在FPGA上用VHDL语言编程实现数字钟，其具有24小时计时，对时钟的时分秒进行校对，时钟保持，时钟清零，整点报时，设置闹钟功能。为方便使用，在校对的时间进行闪烁显示，闹钟时进行音乐播放。本文采用自顶向下的模块式设计方法，将整个电路分为控制模块、分频模5/44块、计时校分模块、闹钟定时模块、报时音乐模块、闪烁模块、显示模块。在设计时对每个模块所需要的功能进行仿真验证或直接下载到实验平台验证。在验证了功能的正确性后，将各个模块相互连接组成一个总的电路。最后对总的电路分配好引脚，下载到实验板上，在满足基本功能的情况下进行了微创新，达到了不错的效果。关键词EDAFPGA多功能数字钟ABSTRACTDIGITALCLOCKHASBEENWIDELYUSEDINOURDAILYLIFE,THEWAYOFITSIMPLEMENTATIONISALSOVARIEDTHISPAPERDESCRIBESHOWTOREALIZEDIGITALCLOCKBASEDONQUATUSONFPGAWITHVHDLLANGUAGEPROGRAMMINGITISA24HOURTIMERWITHMULTIPLEFUNCTIONSSUCHASCHECKINGHOURORMINUTEORSECONDOFTHECLOCK,RESETTINGTHECLOCK,TELLINGTHETIMEONTHEHOUR,SETTINGTHEALARMCLOCKASAMATTEROFCONVENIENCE,THENIXIETUBEGIVESABLINKINGDISPLAYWHILECHECKINGTHETIME,ANDWHENITISTIMETOALARM,ITWILLPLAYASONGNAMEDTENYEARSTHISPAPERADOPTSAMETHODOFTHETOPDOWNMODULARDESIGNTHEWHOLECIRCUITCAN6/44BEDIVIDEDINTOSEVERALSUBMODULESCONTROLMODULE,THEFREQUENCYDIVISIONMODULE,TIMINGMODULE,ALARMCLOCKMODULE,THETIMINGMUSICMODULE,THEMODULE,BLINKINGMODULE,DISPLAYMODULEAFTERFINISHINGTHEDESIGNOFEACHSUBMODULE,WECHECKFUNCTIONSTOSEEWHETHERTHEMODULEWORKSEXACTLYCORRECTWITHTHEHELPOFSIMULATORORDOWNLOADINGTHEDESIGNDIRECTLYINTODEVELOPMENTPLATFORMHAVINGVALIDATEFUNCTIONSOFEACHMODULE,THEYAREINTERCONNECTEDTOFORMAGENERALCIRCUITFINALLY,ALLOCATEPINSFORTHEINPUTSANDOUTPUTSOFTHEOVERALLCIRCUIT,DOWNLOADTHEDESIGNINTODEVELOPMENTPLATFORMITPERFECTSVERYGOODWITHSOMEBASICFUNCTIONSANDSOMEMICROINNOVATIVEFUNCTIONSKEYWORDSEDAFPGAMULTIFUNCTIONDIGITALCLOCK一、主要功能11设计基本功能能进行正常的时、分、秒计时分别由六个数码显示时分秒的计时具有使能开关，可使时钟保持不变具有清零开关，可使时钟时、分、秒清零具有校对时间功能，可快速调整时钟的时、分、秒12改进与提高具有整点报时功能界面人性化，时分秒短横线间隔显示，校对时间相应位闪烁显示7/44增加闹钟设置功能，并播放音乐十年可手动关闭音乐二、设计方案实验平台软件WINDOWS7QUATUS71硬件SMARTSOPC实验系统本文采有VHDL语言设计的方案，设计灵活，运用了自顶向下的模块化设计方法，将各个功能抽象成一个个小的模块，由抽象到具体，模块与模块之间具有良好的代码复用，系统结构清晰易读。按照功能，可以将时钟分为以下模块分频模块、控制模块、计时模块、闹钟模块、闪烁模块、显示模块、报时模块、音乐模块。其中，保持与清零功能属于计时模块与闹钟模块自身的功能。根据各个部分的功能要求，各个大模块分成小的基本模块，以实现相应的功能。模块间联系如图。三、各子模块设计原理31控制模块控制模块主要用于按键的消颤、时钟的整体控制，比如闹钟与计时的切换，校时、分、秒的切换，关闭音乐等。311功能描述K计时，校时、分、秒四状态切换端XK对应K四状态的输出，用于校对的闪烁模块控制模块计时模块闪烁模块闹钟模块分频模块音乐模块报时模块显示模块8/44SET选择计时、闹钟切换TS输入校分所用的时钟频率TS1,TS2计时、闹钟界面的校分时钟CLEAR清零端312VHDL代码LIBRARYIEEEUSEIEEESTD_LOGIC_1164ALLUSEIEEESTD_LOGIC_UNSIGNEDALLENTITYCONTROLLERISPORTK,SET,TS,CLEARINSTD_LOGICXK,K1OUTSTD_LOGIC_VECTOR1DOWNTO0TS1,CLEAR1OUTSTD_LOGICK0,K2OUTSTD_LOGIC_VECTOR1DOWNTO0TS2,CLEAR2OUTSTD_LOGICENDCONTROLLERARCHITECTUREKONGOFCONTROLLERISSIGNALQX,QSTD_LOGIC_VECTOR1DOWNTO0BEGINPROCESSK,SETBEGINIFSETEVENTANDSET1THEN切换闹钟界面与计时界面QXCLK_MUSIC,BEEPFM_RINGU2RING21PORTMAPSELSTATE,RING_ZHENGFM_ZHENG,RING_MUSICFM_RING,FMOUTFMZHENGPROCESSCLK_512,CLK_1024,CLK_1,STOP_MUSICBEGIN如果分个位为9，十位为5时IFFH1“0011“ANDFL1“0011“ANDSH1“0100“THEN秒个位为1、3、5时IFSL1“0001“ORSL1“0011“ORSL1“0101“THENFM_ZHENGCOUNTERCOUNTERCOUNTERCOUNTERCOUNTERCOUNTERCOUNTERCOUNTERCOUNTERCOUNTERCOUNTERCOUNTERCOUNTERCOUNTERCOUNTERCOUNTERCOUNTERCOUNTERCOUNTERCOUNTERCOUNTERCOUNTERNOTENOTENOTENOTENOTENOTENOTENOTENOTENOTENOTENOTENOTENOTENOTENOTENOTENOTENOTENOTENOTENOTENOTENOTENOTENOTENOTENOTENOTENOTENOTENOTENOTENOTENOTENOTENOTENOTENOTENOTENOTENOTENOTENOTENOTENOTENOTENOTENOTENOTENOTENOTENOTENOTENOTENOTENOTENOTENOTENOTENOTENOTENOTENOTENOTENOTENOTENOTEQQQQQQQQQYYYYYYYYYYYYYYYYYYYYYCLK_1000,K_INCHANGE_HFS,SET_INSET_STATE,CLEAR_INCLR,K_OUTK_OUT,SET_OUTSET_OUT,CLEAR_OUTCLEAR_OUT,STOP_MUSIC_INSTOP_MUSIC,STOP_MUSIC_OUTSTOP_MUSIC_OUT,KEEP_INKEEP,KEEP_OUTKEEP_OUTU2CONTROLLERPORTMAPKK_OUT,SETSET_OUT,TSCLK_2,CLEARCLEAR_OUT,XKXK,K1K1,TS1TS1,CLEAR1CLEAR1,K0K0,K2K2,TS2TS2,CLEAR2CLEAR2U3FENPINPORTMAPCLKCLK,CLK1000CLK_1000,CLK500CLK_500,CLK2CLK_2,CLK1CLK_1U4JISHIPORTMAPQK1,TSTS1,CLKCLK_1,CLCLEAR1,KEEP_ENABLEKEEP_OUT,HHHH11,HLHL11,FHFH11,FLFL11,SHSH11,SLSL11U5DINGSHIPORTMAPSTLK2,TTS2,CLEARCLEAR2,HHHH22,HLHL22,FHFH22,FLFL22,SHSH22,SLSL22U6RINGPORTMAPHH1HH11,HL1HL11,FH1FH11,FL1FL11,SH1SH11,SL1SL11,STOP_MUSICSTOP_MUSIC_OUT,CLK_48MCLK,CLK_1024CLK_1000,CLK_512CLK_500,CLK_1CLK_1,HH2HH22,HL2HL22,FH2FH22,FL2FL22,SH2SH22,SL2SL22,FMFMU7XIANSHIPORTMAPSELXK,KK0,HH1HH11,HL1HL11,FH1FH11,FL1FL11,SH1SH11,SL1SL11,HH2HH22,HL2HL22,FH2FH22,FL2FL22,SH2SH22,SL2SL22,CLK_2CLK_2,H1HH33,H2HL33,F1FH33,F2FL33,S1SH33,S2SL33U8DONGXIAN1PORTMAPCLK_1024CLK_1000,D0HH33,D1HL33,D2FH33,D3FL33,D4SH33,D5SL33,WHICHWHICH,NUMBERNUMBERENDARCHITECTURECLOCK43/44四、实验验证管脚分配下载到实验箱进行验证。首先要在计算机的控制面板中为计算机安装USB驱动程序，再在PROGRAMMER面板中选择USB硬件。连接上实验箱后，便可以START将程序下载到实验箱中进行验证。如果不符合要求，查找代码中的原因，改动后，再下载到实验箱中调试。效果图44/44五、设计过程中问题