《FPGA设计流程》PPT课件

FPGA系列培训,培训指导思想,基于实战基于高速，复杂逻辑,FPGA系列培训计划,热身FPGA标准设计流程第一讲VHDL入门第二讲从原理图到语言方法学的飞跃第三讲推行同步设计第四讲系统级仿真第五讲综合第六讲布局布线,FPGA系列培训计划（续）,第七讲深入理解FPGA和CPLD第八讲FPGA的团队开发第九讲提高FPGA性能的技巧第十讲高手之路,FPGA标准设计流程,FPGA系列培训之热身,公司现行流程,原理图描述波形图仿真厂商工具综合,现行流程局限性,不具有跨平台移植能力，不利于技术积累仿真非常有限，无法进行大数据量仿真厂商工具综合能力较差易被厂商开发工具锁定,标准流程,DesignEntry,TestBench,IP,FunctionSimulation,Synthesis,GatelevelSimulation,Place&Route,Constraints,StaticTimingAnalysis,Constraints,TimingSimulation,Program,DesignEntry,VHDL/VerilogHDL描述可以是两种语言混合描述描述必须是可综合的,IP,厂商工具产生的模块（AlteraMagaWizard和XilinxCoreGenerator）公司购买的IPCore公司自行开发的通用模块IP的形式可能是源代码，也可能是EDIF网表,FunctionSimulation,DesignEntry,TestBench,IP,FunctionSimulation,Synthesis,GatelevelSimulation,Place&Route,Constraints,StaticTimingAnalysis,Constraints,TimingSimulation,Program,FunctionSimulation,功能仿真验证设计的正确性功能仿真没有延时使用专门的仿真工具，推荐ActiveHDLTestbench用VHDL/VerologHDL编写功能仿真速度快，应在功能仿真阶段发现尽可能多的问题功能仿真做得好，可以大大减少调试时间,Testbench,DesignEntry,TestBench,IP,FunctionSimulation,Synthesis,GatelevelSimulation,Place&Route,Constraints,StaticTimingAnalysis,Constraints,TimingSimulation,Program,TestBench,TestBench用VHDL和VerilogHDL编写利用HDL的语言机制，可以产生非常丰富的测试激励，对设计进行尽可能全面的验证,系统级仿真,把Testbench描述成虚拟PCB在虚拟PCB上放置虚拟元件，包括我们的设计和外围元件从器件商获得器件的功能仿真模型（VHDL/VerilogHDL）如果没有模型可用，就需要作行为建模，可以是功能很简单的模型系统级仿真就是用虚拟逻辑分析仪观察虚拟PCB上的波形,系统级仿真的例子,LCDController,VRAM,CPUMCF5307,LCD,系统级仿真的例子,从供应商获得VRAM的模型对MCF5307的总线接口进行行为建模编写Testbench，描述虚拟PCB只需要给出CPU的访问序列，不需要关心VRAM的响应时序可以进行大数据量仿真,仿真工具,FPGA厂商提供的开发工具仿真功能很弱，只提供波形输入，属于入门级PC平台上的仿真工具：ActiveHDL（Aldec）推荐ModelSim（MentorGraphics）,Synthesis,DesignEntry,TestBench,IP,FunctionSimulation,Synthesis,GatelevelSimulation,Place&Route,Constraints,StaticTimingAnalysis,Constraints,TimingSimulation,Program,Synthesis,综合将行为级描述转化成门级描述FPGA厂商提供的开发工具综合效果都不太好，属于入门级综合应在第三方工具上完成PC平台上常用的综合工具：LeonardoSpectrum（MentorGraphics）推荐SyplifyPro（Syplicity）,Constraints（Synthesis）,DesignEntry,TestBench,IP,FunctionSimulation,Synthesis,GatelevelSimulation,Place&Route,Constraints,StaticTimingAnalysis,Constraints,TimingSimulation,Program,Constraints（Synthesis）,综合阶段的约束通常只有时间约束综合阶段的约束条件并不是必须满足，在布局布线阶段会对设计进一步优化综合阶段的约束将传递到布局布线阶段,综合的输出,EDIF网表，供布局布线用VHDL/Verilog网表，供门级仿真用约束文件，传递给布局布线工具,GatelevelSimulation,DesignEntry,TestBench,IP,FunctionSimulation,Synthesis,GatelevelSimulation,Place&Route,Constraints,StaticTimingAnalysis,Constraints,TimingSimulation,Program,GatelevelSimulation,门级仿真验证综合结果与设计的一致性门级仿真没有延时，即使源文件中加入了延时门级仿真使用功能仿真相同的TestBench门级仿真的结果必须与功能仿真一致,门级仿真的必要性,门级仿真并不是必要的综合将忽略敏感表，当敏感表中的信号没有包括进程中用到的所有右值时，门级仿真将给出与功能仿真不同的结果当设计中使用了抽象描述（比如虚拟时钟）时，必须做门级仿真,Place&Route,DesignEntry,TestBench,IP,FunctionSimulation,Synthesis,GatelevelSimulation,Place&Route,Constraints,StaticTimingAnalysis,Constraints,TimingSimulation,Program,Place&Route,P&R的输入是综合产生的EDIF网表P&R将门级网表转化成FPGA配置代码P&R在厂商开发工具中进行,Constraints（P&R）,DesignEntry,TestBench,IP,FunctionSimulation,Synthesis,GatelevelSimulation,Place&Route,Constraints,StaticTimingAnalysis,Constraints,TimingSimulation,Program,Constraints（P&R）,P&R阶段的约束包括时间约束和位置约束时间约束有这样几种：tpd:pin-to-pindelay，只用于组合逻辑tsu：setuptime，用于输入tco：clock-to-outdelay，用于输出fmax：内部最高工作频率Cuttimingpath：用于低速路径,Constraints（P&R）,位置约束包括：引脚位置内部逻辑单元位置,StaticTimingAnalysis,DesignEntry,TestBench,IP,FunctionSimulation,Synthesis,GatelevelSimulation,Place&Route,Constraints,StaticTimingAnalysis,Constraints,TimingSimulation,Program,StaticTimingAnalysis,静态时序分析给出P&R的结果是否满足时间约束的信息所有的时间约束必须满足如不满足时间约束，需要加入内部逻辑单元的位置约束（即部分手动布局），重新进行P&R,P&R的输出,FPGA编程文件VHDL/Verilog网表和SDF文件，供时序仿真用,TimingSimulation,DesignEntry,TestBench,IP,FunctionSimulation,Synthesis,GatelevelSimulation,Place&Route,Constraints,StaticTimingAnalysis,Constraints,TimingSimulation,Program,TimingSimulation,时序仿真验证P&R结果与设计的一致性时序仿真加入了延时，此延时是真实延时的上限时序仿真使用功能仿真相同的TestBench时序仿真的结果必须与功能仿真一致时序仿真耗时较长,时序仿真的必要