第二章+硬件结构.ppt

第二章硬件结构,以TI公司生产的TMS320C54x为例具体的学习DSP的硬件结构,定点DSP与浮点DSP,浮点格式用指数形式表示，其动态范围比用小数形式表示的定点格式要大得多，定点DSP中经常要考虑的溢出问题，在浮点DSP中基本上可以不考虑为了保证底数的精度，浮点DSP基本上作成32-bit的，其总线、寄存器、存储器等的宽度也相应是32-bit的浮点DSP的速度更快，尤其是作浮点运算浮点DSP的价格高，开发难度也更大,ADSP2100,100MHz,10ns指令周期峰值600MFLOPS，连续400MFLOPS4Mbit片内双口SRAM，由核处理器、主机或DMA独立访问DMA控制器支持:14个零开销DMA通道，64bit后台DMA传输,与全速运行的处理器并行,特点,DSP芯片的运算速度,MIPS:每秒执行百万指令MOPS：每秒执行百万次操作MFLOPS:每秒执行百万次浮点操作BOPS：每秒执行十亿次操作,特点,700Mbytes/sIO速率4GW片外寻址能力6个连接口，作多处理器应用,TMS320C30,60ns单周期指令执行时间33.3MFLOPS16.7MIPS片内4Kx32bit单周期内可访问两次的ROM两个1Kx32bit单周期内可访问两次的RAM64x32bit指令Cache,TMS320C30,指令及数据字长32bit,地址宽度24bit(16M寻址空间)40/32bit浮点/整数乘法器及ALU8个以40bit扩展精度寄存器为基础的Acc32bit桶形移位器2个地址发生器,8个辅助寄存器和2个辅助寄存器计算单元片内DMA控制器,使I/O与CPU并行工作,TMS320C30,单周期内并行的ALU及乘法指令零开销循环,单周期分支两个外部接口两个串口支持8/16/32bit数据传输两个32bit定时器封装:181脚PGA工艺:1mCMOS,算术逻辑运算单元ALU,C54x使用40位的算术逻辑运算单元和2个40位累加器，可完成宽范围的算术逻辑运算。C54x的大多数算术逻辑运算指令都是单周期指令，其运算结果通常自动送入目的累加器A或B。但在执行存储器到存储器的算术逻辑运算指令时（如ADDM、ANDM、ORM和XORM），其运算结果则存入指令指定的目的存储器。,ALU的功能框图,ALU的输入和输出,根据输入源的不同，ALU采用不同的输入方式。,(1)ALU的X输入源来自桶形移位寄存器输出的操作数；来自数据总线DB中的操作数。,(2)ALU的Y输入源来自累加器A中的数据；来自累加器B中的数据；来自数据总线CB中的操作数；来自T寄存器中的操作数。,ALU的输出ALU的输出为40位运算结果，通常被送至累加器A或B。,累加器A和B,C54x芯片有两个独立的40位累加器A和B，可以作为ALU或MAC的目标寄存器，存放运算结果，也可以作为ALU或MAC的一个输入。在执行并行指令（LD|MAC）和一些特殊指令（MIN和MAX）时，两个累加器中的一个用于装载数据，而另一个用于完成运算。,累加器结构,保护位：AG、BG3932，作为算术计算时的数据位余量，以防止迭代运算中的溢出。,高阶位：AH、BH3116；,低阶位：AL、BL150。,桶形移位寄存器,TMS320C54x的40位桶形移位寄存器主要用于累加器或数据区操作数的定标。它能将输入数据进行031位的左移和016位的右移。,组成框图,多路选择器MUX,MUX,MUX,MUX,符号控制SC,符号控制SC,符号控制SC,移位寄存器,移位寄存器(-1631),移位寄存器(-1631),移位寄存器(-1631),移位寄存器(-1631),写选择电路,写选择MSW/LSW,写选择MSW/LSW,写选择MSW/LSW,多路选择器MUX,用来选择输入数据。,符号控制SC,用于对输入数据进行符号位扩展。,移位寄存器,用来对输入的数据进行定标和移位。,写选择电路,用来选择最高有效字和最低有效字。,桶形移位寄存器的输入,取自DB数据总线的16位输入数据；,取自DB和CB扩展数据总线的32位输入数据；,来自累加器A或B的40位输入数据。,桶形移位寄存器的输出,输出至ALU的一个输入端；,经写MSW/LSW选择电路输出至EB总线。,第2章TMS320C54x的硬件结构,2.4.4乘法-累加单元MAC,C54x的乘法-累加单元MAC是由乘法器、加法器、符号控制、小数控制、零检测器、舍入器、饱和逻辑和暂存器几部分组成。,MAC单元具有强大的乘法-累加运算功能，可在一个流水线周期内完成1次乘法运算和1次加法运算。在数字滤波（FIR和IIR滤波）以及自相关等运算中，使用乘法-累加运算指令可以大大提高系统的运算速度。,乘法器,MAC单元包含一个1717位硬件乘法器，可完成有符号数和无符号数的乘法运算。,乘法器的输入,XM输入：,取自数据总线DB的数据存储器操作数；来自暂存器T的操作数；来自累加器A的3216位操作数。,YM输入：,来自数据总线DB的数据存储器操作数；来自数据总线CB的数据存储器操作数；来自程序总线PB的程序存储器操作数；来自累加器A的3216位操作数。,乘法器,乘法器的输出乘法器的输出经小数控制电路接至加法器的XA输入端。,乘法器的操作MAC单元的乘法器能进行有符号数、无符号数以及有符号数与无符号数的乘法运算。,乘法器,比较、选择和存储单元CSSU,C54x的比较、选择和存储单元（CSSU）是一个特殊用途的硬件电路，专门用来完成Viterbi算法中的加法/比较/选择（ACS）操作。,比较电路COMP,状态转移寄存器TRN,状态比较寄存器TC,多路选择器MUX,MUX,MUX,COMP,COMP,TRN,TRN,TC,TC,C54x的片内外设电路,C54x器件除了提供哈佛结构的总线、功能强大的CPU以及大容量的存储空间外，还提供了必要的片内外部设备。不同型号的C54x芯片，所配置的片内外设有所不同，这些片内外设主要包括：,通用I/O引脚定时器时钟发生器主机接口HPI,串行通信接口软件可编程等待状态发生器可编程分区转换逻辑,时钟发生器,主要用来为CPU提供时钟信号，由内部振荡器和锁相环（PLL）电路两部分组成。可通过内部的晶振或外部的时钟源驱动。锁相环电路具有频率放大和信号提纯的功能，利用PLL的特性，可以锁定时钟发生器的振荡频率，为系统提供高稳定的时钟频率。锁相环能使时钟源乘上一个特定的系数，得到一个比内部CPU时钟频率低的时钟源。,C54x的片内外设电路,主机接口HPI是C54x芯片具有的一种8位或16位的并行接口部件，主要用于DSP与其他总线或主处理机进行通信。,C54x的片内外设电路,软