第五章存储器系统资料.ppt

1,微型计算机原理与接口技术,PrinciplesofMicrocomputersandInterfaceTechniques,内蒙古大学理工学院自动化系,2,第五章存储器系统,5.1概述5.2随机存取存储器5.3只读存储器5.4译码电路5.5存储器扩展技术5.68086系统存储器的连接5.78086的16位存储器的接口5.8高速缓存（cache）,3,主要内容,存储器的分类及特点存储器芯片的结构及特点存储器的工作原理CPU与存储器的连接高速缓存的工作原理8086与16位存储器系统的接口,4,重点内容了解存储器分类：RAM、ROM、高速缓存等特点了解存储器芯片结构特点掌握存储器地址译码了解微机系统存储器结构掌握CPU与存储器连接了解存储器新技术,5,5.1概述,内容：微型机的存储系统半导体存储器的基本概念存储器的分类及其特点两类半导体存储器的主要区别,CPU,CACHE,主存（内存）,辅存（外存）,6,5.1.1微型机的存储系统,将两个或两个以上速度、容量和价格各不相同的存储器用硬件、软件或软硬件相结合的方法组织起来这样就构成了计算机的存储系统。系统的存储速度接近最快的存储器，容量接近最大的存储器。,7,Cache存储系统提高速度虚拟存储系统扩大容量,高速缓冲存储器主存储器,主存储器磁盘存储器,8,存储器分为内存、外存,内存：存放当前运行的程序和数据。特点：容量小，速度快，CPU可直接访问。通常由半导体存储器构成RAM、ROM等外存：存放非当前使用的程序和数据。特点：容量大，速度慢，顺序存取/块存取。需调入内存后CPU才能访问。通常由磁、光存储器构成，也可以由半导体存储器构成磁盘、磁带、CD-ROM、DVD-ROM、固态盘,9,5.1.2半导体存储器的分类,按制造工艺双极型：速度快、集成度低、功耗大MOS型：速度慢、集成度高、功耗低按使用属性随机存取存储器RAM：可读可写、断电丢失只读存储器ROM：正常只读、断电不丢失,10,半导体存储器,只读存储器（ROM）,随机存取存储器（RAM）,静态RAM（SRAM）动态RAM（DRAM）非易失RAM（NVRAM）,掩膜式ROM一次性可编程ROM（PROM）紫外线擦除可编程ROM（EPROM）电擦除可编程ROM（EEPROM）,11,读写存储器RAM,12,SDRAM,SDRAM是英文SynchronousDRAM的缩写，同步动态存储器。SDRAM内存技术它在1个CPU时钟周期内可完成数据的访问和刷新，即可与CPU的时钟同步工作。SDRAM的工作频率目前最大可达150MHz，存取时间约为510ns，最大数据率为150MB/s，是当前微机中流行的标准内存类型。它类似常规的DRAM（且需刷新）。SDRAM是一种经改善后的增强型DRAM。,13,DDR,DDR(DoubleDataRate)是PC133之后的新标准，双倍的数据输出量，效能是PC133的二倍。DDR利用Clock的上升沿、下降沿均输出数据，PC100PC133只在上升沿输出数据，PC100PC133的SDRAM也称为SDR(SingalDataRate)。DDRDIMMs与SDRAMDIMMs的物理元数相同，线数不同，DDR（184pins），SDRAM（168pins），DDR内存不向后兼容SDRAM。,14,DDR内存模块分为DDR1600、DDR2100两种:DDR1600(又称PC1600DDR200)是指符合DDR1600标准的内存在100MHZ频率下运行可以得到200MHZ总线的频宽。该标准的内存只有64Bit，对于目前的PC系统而言，其传输速度最大能达到1600MBS的频宽。DDR2100(又称PC2100DDR266)是指在符合DDR2100准的内存在133MHZ频率下运行可以到266MHZ总线的频宽，其传输速度最大能达到2100MBS的频宽。DDR内存模块分为DDR4000：DDR4000(又称PC4000DDR500)是指在符合DDR4000标准的内存在250MHZ频率下运行可以到500MHZ总线的频宽，其传输速度最大能达到4000MBS的频宽。,15,只读存储器ROM,掩膜ROM：信息制作在芯片中，不可更改PROM：允许编程一次，不可更改EPROM：紫外光擦除，擦除后可编程；允许用户多次擦除和编程EEPROM（E2PROM）：用加电方法在线进行擦除和编程，可多次擦写FlashMemory（闪存）：能够快速擦写的EEPROM，只能按块（Block）擦除,16,5.1.3半导体存储器芯片的结构,存储体存储器芯片的主要部分，用来存储信息地址译码电路根据输入的地址编码来选中芯片内某个特定的存储单元片选和读写控制逻辑选中存储芯片，控制读写操作,17,1、存储体,每个存储单元具有唯一的地址，可存储1位或多位二进制数存储容量存储容量2MNM：地址线条数N：数据线条数,18,2、地址译码结构,译码器,A5A4A3A2A1A0,63,0,1,存储单元,64个单元,行译码,A2A1A0,7,1,0,列译码,A3A4A5,0,1,7,单译码,双译码,单译码结构双译码结构双译码可简化芯片设计主要采用的译码结构,19,3、片选与读写控制,片选端CS*或CE*有效时，可以对该芯片进行读写操作输出OE*控制读操作。有效时，芯片内数据输出该控制端对应系统的读控制线写WE*控制写操作。有效时，数据进入芯片中该控制端对应系统的写控制线,20,1、容量：即存储容量=字数字长。内存容量64K8位，存储容量为640K8或1M8位。32位微机内存储容量为8M，16M，32M，64M以及128M字节即8M8，16M8，32M8，64M8，128M8等。2、存取时间：从存取命令发出到操作完成所经历的时间。存取周期：指两次存储器访问所允许的最小时间间隔。8086-120ns80386-70ns奔腾-60nsMMX,PII-1060ns,5.1.4半导体存储器的主要技术指标,21,3、可靠性：指存储器对电磁场及温度等变化的抗干扰性。平均无故障时间为几千小时以上。4、制作工艺：决定了存取速度、功耗、集成度等指标。集成度：位片功耗：mW/位（NMOS工艺）或uW/位（CMOS工艺）,22,5.2随机存取存储器,静态RAMSRAM2114SRAM6264,动态RAMDRAM4116DRAM2164,23,5.2.1静态存储器SRAM,特点：用双稳态触发器存储信息。速度快（5ns），不需刷新，外围电路比较简单，但集成度低（存储容量小，约1Mbit/片），功耗大。在PC机中，SRAM被广泛地用作高速缓冲存储器Cache。对容量为M*N的SRAM芯片，其地址线数=2M；数据线数=N。反之，若SRAM芯片的地址线数为K，则可以推断其单元数为2K个。,24,六管基本存储电路,25,静态RAM的结构,26,SRAM芯片2114,存储容量为10244地址线A9A0数据线I/O4I/O1片选CS*读写WE*,A6A5A4A3A0A1A2CS*GND,27,2114功能,28,SRAM2114的读周期,TA读取时间从读取命令发出到数据稳定出现的时间给出地址到数据出现在外部总线上TRC读取周期两次读取存储器所允许的最小时间间隔有效地址维持的时间,29,SRAM2114的写周期,TW写入时间从写入命令发出到数据进入存储单元的时间写信号有效时间TWC写入周期两次写入存储器所允许的最小时间间隔有效地址维持的时间,30,SRAM芯片6264,存储容量为8K8地址线A12A0数据线D7D0片选CS1*、CS2读写WE*、OE*,+5VWE*CS2A8A9A11OE*A10CS1*D7D6D5D4D3,NCA12A7A6A5A4A3A2A1A0D0D1D2GND,1234567891011121314,2827262524232221201918171615,31,6264功能,32,5.2.2动态随机存储器DRAM,特点：DRAM是利用MOS电路中的栅极电容来存储信息的，由于电容上的电荷会逐渐泄漏，需要定时充电以维持存储内容不变（称为动态刷新），DRAM需要设置刷新电路，相应外围电路就较为复杂。刷新定时间隔一般为几微秒几毫秒集成度高（存储容量大，可达1Gbit/片以上），功耗低，但速度慢（10ns左右），需要刷新。应用非常广泛，如微机中的内存条（主存）、显卡上的显示存储器大多都采用DRAM。,33,单管动态RAM存储电路也可以简化成和SRAM相同的基本形式（存储单元的基本型）。,34,DRAM芯片4116,存储容量为16K1地址线A6A0数据输入线DIN数据输出线DOUT行地址选通RAS*列地址选通CAS*读写控制WE*,VBBDINWE*RAS*A0A2A1VDD,VSSCAS*DOUTA6A3A4A5VCC,12345678,161514131211109,35,TRAH,DRAM4116的读周期,DOUT,地址,TCAC,TRAC,TCAH,TASC,TASR,TCAS,TRCD,TRAS,TRC,行地址,列地址,WE,CAS,RAS,存储地址需要分两批传送行地址选通信号RAS*有效，开始传送行地址随后，列地址选通信号CAS*有效，传送列地址，CAS*相当于片选信号读写信号WE*读有效数据从DOUT引脚输出,36,DRAM4116的写周期,TWCS,TDS,列地址,行地址,地址,TDH,TWR,TCAH,TASC,TASR,TRAH,TCAS,TRCD,TRC,TRAS,DIN,存储地址需要分两批传送行地址选通信号RAS*有效，开始传送行地址随后，列地址选通信号CAS*有效，传送列地址读写信号WE*写有效数据从DIN引脚进入存储单元,37,DRAM4116的刷新,采用“仅行地址有效”方法刷新行地址选通RAS*有效，传送行地址列地址选通CAS*无效，没有列地址芯片内部实现一行存储单元的刷新没有数据从输入输出存储系统中所有芯片同时进行刷新DRAM必须每隔固定时间就刷新,38,DRAM芯片2164,存储容量为64K1地址线A7A0数据输入线DIN数据输出线DOUT行地址选通RAS*列地址选通CAS*读写控制WE*,NCDINWE*RAS*A0A2A1GND,VSSCAS*DOUTA6A3A4A5A7,12345678,161514131211109,39,DRAM芯片2164A,2164A：64K1采用行地址和列地址来确定一个单元；行列地址分时传送，共用一组地址线；地址线的数量仅为同等容量SRAM芯片的一半。,行地址,40,主要引线,RAS：行地址选通信号，用于锁存行地址；CAS：列地址选通信号。地址总线上先送上行地址，后送上列地址，它们分别在RAS和CAS有效期间被锁存在地址锁存器中。DIN：数据输入DOUT：数据输出,WE=0数据写入WE=1数据读出,WE：写允许信号,41,5.3只读存储器,EPROMEPROM2716EPROM2764,EEPROMEEPROM2717AEEPROM2864A,42,ROM通常可以分为以下几类：,一、掩模ROM掩模ROM的基本原理可用下图给出的44MOSROM来说明。,元,43,二、可编程ROM(PROM)可编程只读存储器（ProgrammableROM）的基本存储电路为一个晶体管。晶体管的集电极接Vcc，它的基极连接行线（字线），发射极通过一个熔丝与列线（位线）相连。,0,1,熔断,44,三、可编程可擦写ROM(EPROM)紫外线可擦除可编程的存储器的基本存储电路由一个浮置栅雪崩注入型MOS（FAMOS）管T2和一个普通MOS管T1串联组成。其中FAMOS管作为存储器件用，而另一个MOS管则作为地址选择用，它的栅极受字线控制，漏极接位线并经负载并接到VCC。,45,（1）原始状态,（2）写入数据,（3）紫外线擦除,（4）清除数据,46,四、可编程电可擦除ROM(EEPROM)E2PROM的特点E2PROM（ElectricErasablePROM）即电可擦除可编程只读存储器，它突出的优点是在线擦除和改写，不像EPROM那样必须用紫外线照射时才能擦除，较新的E2PROM产品在写入时能自动完成擦除，且不需用专门的编程电源，可以直接使用系统的+5V电源。在芯片的引脚设计上，2KB的E2PROM2816与同容量的EPROM2716和静态RAM6116是兼容的，8KB的E2PROM2864A与同容量的EPROM2764A和静态RAM6264也是兼容的。上述这些特点给硬件线路的设计和调试带来不少方便之处。E2PROM既具有ROM的非易失性的优点，又能像RAM一样随机地进行读写，每个单元可重复进行一万次以上的改写，保留信息的时间长达10年以上，不存在EPROM在日光下信息缓慢丢失的问题。,47,5.3.1EPROM,顶部开有一个圆形的石英窗口，用于紫外线透过擦除原有信息一般使用专门的编程器（烧写器）进行编程编程后，应该贴上不透光封条出厂未编程前，每个基本存储单元都是信息1编程就是将某些单元写入信息0,48,EPROM芯片2716,存储容量为2K8地址线A10A0数据线DO7DO0片选/编程CE*/PGM读写OE*编程电压VPP,VDDA8A9VPPOE*A10CE*/PGMDO7DO6DO5DO4DO3,123456789101112,242322212019181716151413,A7A6A5A4A3A2A1A0DO0DO1DO2Vss,49,EPROM2716的功能,50,EPROM芯片2764,存储容量为8K8地址线A12A0数据线D7D0片选CE*编程PGM*读写OE*编程电压VPP,VppA12A7A6A5A4A3A2A1A0D0D1D2GND,VccPGM*NCA8A9A11OE*A10CE*D7D6D5D4D3,1234567891011121314,2827262524232221201918171615,51,EPROM2764的功能,52,5.3.2EEPROM,用加电方法，进行在线（无需拔下，直接在电路中）擦写（擦除和编程一次完成）有字节擦写、块擦写和整片擦写方法并行EEPROM：多位同时进行串行EEPROM：只有一位数据线,53,EEPROM芯片2817A,存储容量为2K8地址线A10A0数据线I/O7I/O0片选CE*读写OE*、WE*状态输出RDY/BUSY*,NCA12A7A6A5A4A3A2A1A0I/O0I/O1I/O2GND,VccWE*NCA8A9NCOE*A10CE*I/O7I/O6I/O5I/O4I/O3,1234567891011121314,2827262524232221201918171615,54,EEPROM2817A的功能,55,EEPROM芯片2864A,存储容量为8K8地址线A12A0数据线I/O7I/O0片选CE*读写OE*、WE*,VccWE*NCA8A9A11OE*A10CE*I/O7I/O6I/O5I/O4I/O3,NCA12A7A6A5A4A3A2A1A0I/O0I/O1I/O2GND,1234567891011121314,2827262524232221201918171615,56,EEPROM2864A的功能,57,5.4译码电路,将输入的一组二进制编码变换为一个特定的控制信号，即：将输入的一组高位地址信号通过变换，产生一个有效的控制信号，用于选中某一个存储器芯片，从而确定该存储器芯片在内存中的地址范围。,58,一、全地址译码,用全部的高位地址信号作为译码信号，使得存储器芯片的每一个单元都占据一个唯一的内存地址。,存储器芯片,译码器,低位地址,高位地址,全部地址,片选信号,59,全地址译码例,6264芯片的地址范围：F0000HF1FFFH1111000000011110001111,A19,A18,A17,A16,A15,A14,A13,&,1,#CS1,A12A0,D7D0,高位地址线全部参加译码,6264,A12-A0,D7-D0,#OE#WE,60,二、部分地址译码,用部分高位地址信号（而不是全部）作为译码信号，使得被选中得存储器芯片占有几组不同的地址范围。下例使用高5位地址作为译码信号，从而使被选中芯片的每个单元都占有两个地址，即这两个地址都指向同一个单元。,61,部分地址译码例,同一物理存储器占用两组地址：F0000HF1FFFHB0000HB1FFFHA18不参与译码,A19,A17,A16,A15,A14,A13,&,1,到6264CS1,62,例：6264芯片与系统连接,将SRAM6264芯片与系统连接，使其地址范围为：38000H39FFFH和78000H79FFFH。选择使用74LS138译码器构成译码电路,Y0#G1Y1#G2AY2#G2BY3#Y4#AY5#BY6#CY7#,片选信号输出,译码允许信号,地址信号,（接到不同的存储体上）,74LS138逻辑图：,63,74LS138的真值表：（注意：输出低电平有效）可以看出，当译码允许信号有效时，Yi是输入A、B、C的函数，即Y=f(A,B,C),64,D0D7,A0,A12,WE,OE,CS1,CS2,A0,A12,MEMW,MEMR,D0D7,G1,G2A,G2B,C,B,A,&,&,A19,A14,A13,A17,A16,A15,+5V,Y0,图中A18不参与译码，故6264的地址范围为：,38000H39FFFH78000H79FFFH,6264,65,5.5存储器扩展技术,位扩展扩展每个存储单元的位数字扩展扩展存储单元的个数字位扩展二者的综合,用多片存储芯片构成一个需要的内存空间，它们在整个内存中占据不同的地址范围，任一时刻仅有一片（或一组）被选中。,66,一、位扩展,存储器的存储容量等于：单元数每单元的位数当构成内存的存储器芯片的字长小于内存单元的字长时，就要进行位扩展，使每个单元的字长满足要求。,字节数,字长,67,位扩展方法：将每片的地址线、控制线并联，数据线分别引出。位扩展特点：存储器的单元数不变，位数增加。,68,位扩展例,用8片2164A芯片构成64KB存储器。2164A:64Kx1，需8片构成64Kx8（64KB）,LS138,A8A19,2164A,2164A,2164A,DB,AB,D0,D1,D7,A0A7,译码输出,读写信号,A0A19,D0D7,A0A7,A0A7,69,二、字扩展,地址空间的扩展。芯片每个单元中的字长满足，但单元数不满足。扩展原则：每个芯片的地址线、数据线、控制线并联，仅片选端分别引出，以实现每个芯片占据不同的地址范围。,70,三、字位扩展,根据内存容量及芯片容量确定所需存储芯片数；进行位扩展以满足字长要求；进行字扩展以满足容量要求。若已有存储芯片的容量为LK，要构成容量为MN的存储器，需要的芯片数为：（M/L）（N/K）,71,5.68088系统存储器的连接,存储器与8088系统总线连接：存储器的地址范围根据要求的地址范围可确定用哪几根地址线进行片选，哪几根地址线做片内寻址以及如何进行片选译码。系统总线上与存储器相关信号线熟悉与存储器有关的总线信号和存储芯片引脚的功能。译码电路的构成（译码器的连接方法）系统地址空间一般比存储芯片的容量大（即总线中的地址线数多于存储芯片的地址线数），物理内存实际只占用系统地址空间的一小块区域。把物理内存分配到系统地址空间的哪一块区域，取决于如何进行地址译码。,72,8088系统与存储器连接的总线信号包括：地址线A19-A0数据线D7-D0存储器读信号MEMR#存储器写信号MEMW#需要考虑的存储芯片引脚地址线An-1-A0：接地址总线的An-1-A0数据线D7-D0：接数据总线的D7-D0片选信号CS#(CE#)(可能有多根)：接地址译码器的片选输出输出允许OE#(有时也称为读出允许)：接MEMR#写入允许WE#：接MEMW#,73,5.6.1CPU与存储器的接口设计,一.设计法1、存储器的数据线2、存储器的地址线3、存储器的片选端全译码部分译码4、存储器的读写控制,74,用1k*1的片子组成1k*8的存储器需8个芯片地址线（210=1024）需10根数据线8根控制线WR,75,例：用EPROM2716（2K*8）为某8位CPU设计一个16KB的ROM存储器.(1)确定芯片组数:每片2716存储容量为2KB,16KB需要8片(2)片内译码:(3)8个片选信号的译码:用74LS138(4)CPU的总线与存储器的连接数据线8条片上11条地址线直接与CPU的低位地址线连接控制线:读RD,M,76,D0D7,A10A0,CEOE,D0D7,A10A0,CEOE,D0D7,A10A0,CEOE,。,。,。,。,。,。,74LS138,8088CPU总线,D7D0,A10A0,A11A12A13A14A15A16A17A18A19,RDIO/M,2716,2716,2716,.,G1G2AG2B,Y0Y1Y7,1,ABC,若将存储器地址布置在60000H开始的空间如何接线?,77,A19A18A17A16A15A14A13A12A11A10A9A8A7A6A5A4A3A2A1A0,分析:,高位地址线状态:A19A18A17A16A15A14=011000,片内寻址,片选信号,01100000000000000000(60000H)11111111111(607FFH)01100000100000000000(60800H)11111111111(60FFFH),78,例:用1k*4的片子2114组成2k*8的存储器需4个芯片地址线211=2048）需11根（片内10根，片选1根）数据线8根控制线IO/M和WR,79,若要将存储器地址布置在2400H开始的的单元,片选信号如何接线?分析:A15A14A13A12A11A10A9A8A7A6A5A4A3A2A1A000100100000000001111111111第一组地址:2400H27FFH,译码器输出的第9个信号作片选00101000000000001111111111第二组地址:2800H2BFFH,译码器输出的第10个信号作片选,80,5.78086的16位存储器接口,数据总线为16位，但存储器按字节进行编址用两个8位的存储体(BANK)构成16位,BANK1奇数地址,BANK0偶数地址,D15-D0,D7-D0,D15-D8,A19-A0,译码器,控制信号,体选信号和读写控制,如何产生？,如何连接？,81,读写数据有以下几种情况：读写从偶数地址开始的16位的数据读写从奇数地址开始的16位的数据读写从偶数地址开始的8位的数据读写从奇地址开始的8位的数据8086读写16位数据的特点：读16位数据时会读两次，每次8位。读高字节时BHE=0，A0=1；读低字节时BHE=1，A0=0每次只使用数据线的一半：D15-D8或D7-D0写16位数据时一次写入。BHE和A0同时为0同时使用全部数据线D15D0,82,两种译码方法独立的存储体译码器每个存储体用一个译码器；缺点：电路复杂，使用器件多。独立的存储体写选通译码器共用，但为每个存储体产生独立的写控制信号但无需为每个存储体产生独立的读信号，因为8086每次仅读1字节。对于字，8086会连续读2次。电路简单，节省器件。,83,一、独立的存储体译码器,D15-D9,D8-D0,高位存储体(奇数地址),低位存储体(偶数地址),A16-A1,A15-A0,A15-A0,D7-D0,D7-D0,64KB8片,64KB8片,CS#,Y0#Y7#,Y0#Y7#,CBA,A19A18A17,CBA,A19A18A17,CS#,G1G2A#G2B#,G1G2A#G2B#,OE#WE#,OE#WE#,MEMR#MEMW#,BHE#,A0,Vcc,Vcc,注意这些信号线的连接方法,MEMW#信号同时有效，但只有一个存储体被选中,读16位数据时每个体被选中几次？,84,二、独立的存储体写选通,D15-D9,D8-D0,高位存储体(奇数地址),低位存储体(偶数地址),A16-A1,A15-A0,A15-A0,D7-D0,D7-D0,64KB8片,64KB8片,CS#,Y0#Y7#,CBA,A19A18A17,CS#,G1G2A#G2B#,OE#WE#,OE#WE#,MEMR#,BHE#,A0,VccGND,MEMW#,1,1,每个存储体用不同的读控制信号,读16位数据时每个体被选中几次？,85,5.8高速缓存（Cache),Cache的基本概念；基本工作原理；命中率；Cache的分级体系结构,86,1）高速缓存的作用？,CPU工作速度与内存工作速度不匹配例如，800MHz的PIIICPU的一条指令执行时间约为1.25ns，而133MHz的SDRAM存取时间为7.5ns，即83%的时间CPU都处于等待状态，运行效率极低。解决：CPU插入等待周期降低了运行速度；采用高速RAM成本太高；在CPU和RAM之间插入高速缓存成本上升不多、但速度可大幅度提高。,87,2）工作原理,基于程序执行的两个特征：程序访问的局部性：过程、循环、子程序。数据存取的局部性：数据相对集中存储。存储器的访问相对集中的特点使得我们可以把频繁访问的指令、数据存放在速度非常高（与CPU速度相当）的SRAM高速缓存CACHE中。需要时就可以快速地取出。,88,取指令、数据时先到CACHE中查找：找到（称为命中）直接取出使用；没找到到RAM中取，并同时存放到CACHE中，以备下次使用。只要命中率相当高，就可以大大提高CPU的运行效率，减少等待。现代计算机中CACHE的命中率都在90%以上。命中率影响系统的平均存取速度系统的平均存取速度Cache存取速度命中率+RAM存取速度不命中率,89,例：RAM的存取时间为8ns，CACHE的存取时间为1ns，CACHE的命中率为90%。则存储器整体访问时间由没有CACHE的8ns减少为：1ns90%+8ns10%=1.7ns速度提高了近4倍。在一定的范围内，Cache越大，命中率就越高，但相应成本也相应提高Cache与内存的空间比一般为1128,90,Cache系统需要