fpga数字电路设计基础(李桥).ppt

数字电路设计基础,内容概述,一、同步设计二、速度三、资源,一、同步设计,什么是同步设计？,同步设计：上游数据到下游逻辑单元的传递是通过时钟来同步的。-只要能满足时延要求，就可以确保下游逻辑单元能正确采样到上游数据。异步设计：上游数据发生变化的时机是不确定的，甚至会出现中间态。-下游逻辑对上游数据的采样是不确定的，会发生数据传递的错误。,为什么要做同步设计?,两年前我做的FPGA设计，现在却不能工作。FPGA本身有什么变化吗？-如果采用的是异步设计，能否工作有很多无法控制的随机因素。我的设计原来可以工作，但将FPGA重新布线后，就不行了。怎么回事？-异步设计也许在特定布线下能工作，但布线改变后就不行了。很危险吧？我的设计通过了时间仿真，但上板调试时不干活。时间仿真对不对？-对于异步设计，通过了时间仿真也不一定能正常工作。要小心，时钟信号和异步复位可别产生毛刺啊。快速FPGA中的触发器会对非常窄的毛刺信号作出反应。-,异步设计可能会产生以下问题：,异步设计中，设计者老要想着去消除时钟、异步复位信号以及锁存器使能端的毛刺，但这一点很困难，甚至不可能。同步设计的一个简单原则:永远不要将组合逻辑产生的信号用作时钟、异步复位/置位。,门产生的时钟有问题,此例中，计数终点信号会产生毛刺，使用该信号作时钟会引起问题。-MSB布线更短，信号变化先到达与门。与门会“感知”到1111的中间态。由于与门为电平敏感，会输出高电平的毛刺，从而引起寄存器的误动作。,布线更短,此处会产生毛刺，并且与计数器的时钟无关,MSB,01111000计数器的操作为：,011111111000因为MSB更快,计数器,flop,MSB,此处的与门为电平敏感,相应的VHDL代码,signalCounter:std_logic_vector(3downto0);signalTC:std_logic;signalflop:std_logic;process(Clk)beginifrising_edge(Clk)thenCounter=Counter+1;endif;endprocess;TC=1whenCounter=“1111”else0;-TC为组合逻辑输出process(TC)beginifrising_edge(TC)then-使用组合逻辑输出作时钟，是异步设计，禁止！flop=endif;endprocess;,毛刺和同步设计,组合逻辑的毛刺通常总是存在，难于甚至无法消除毛刺只有在异步设计中（连接到时钟、异步复位、锁存器的使能端）才存在问题在同步设计中，由于寄存器在时钟沿才会动作，只要能满足时延要求，就能确保采样到稳定正确的结果毛刺无法消除，但其造成的问题却可以消除采用同步设计并达到时延要求,D,Q3,AsyncR,INPUT,CLOCK,Counter,Q2,Q1,Q0,D,Q,同步设计方法中TC的生成和使用,对照前面异步设计中TC生成和使用的例子,TC,相应的VHDL代码,signalCounter:std_logic_vector(3downto0);signalTC:std_logic;signalflop:std_logic;process(TC,Clk)beginifTC=1then-此复位为寄存器信号，为同步设计，可行Counter=“0000”;TC=-;elsifrising_edge(Clk)thenCounter=Counter+1;ifCounter=“1110”then-注意和异步设计中TC信号的比较-此处TC为寄存器输出TC=1;elseTC=0;endif;endif;endprocess;,同步设计的更多例子（可行）,D,Q1,INPUT,CLOCK,Counter,Q0,INPUT,CLOCK,DATA,相应的VHDL代码,例2signalCounter:std_logic_vector(3downto0);signalTC:std_logic;signals:std_logic;process(Clk)beginifrising_edge(Clk)thenifINPUT=1thenCounter=Counter+1;endif;ifTC=1then-TC用在寄存器的CE端，为同步设计，可行s=DATA;endif;endif;endprocess;TC=1whenCounter=“1111”else0;-TC为组合逻辑输出,例1signalCounter:std_logic_vector(1downto0);process(Clk)beginifrising_edge(Clk)thenifINPUT=1andCounter/=“11”thenCounter=Counter+1;endif;-组合逻辑用在寄存器的D端，-为同步设计，可行endif;endprocess;,异步设计的更多例子（禁止）,D,Q1,AsyncR,这些例子有什么问题?,INPUT,CLOCK,Counter,Q0,INPUT,CLOCK,DATA,相应的VHDL代码,例2signalCounter:std_logic_vector(3downto0);signalTC:std_logic;signals:std_logic;process(Clk)beginifrising_edge(Clk)thenifINPUT=1thenCounter=Counter+1;endif;endif;endprocess;TC=1whenCounter=“1111”else0;-TC为组合逻辑输出process(TC)beginifrising_edge(TC)=1then-TC用作寄存器的时钟，为异步设计，禁止！s=DATA;endif;endprocess;,例1signalCounter:std_logic_vector(1downto0);process(Counter,Clk)beginifCounter=“11”then-组合逻辑用作寄存器的异步复位，-为异步设计，禁止！Counter=“00”;elsifrising_edge(Clk)thenifINPUT=1thenCounter0);,采用流水线逻辑来提高速度,FPGA触发器资源丰富增加流水线逻辑级数，可提高系统速度,?,?,25MHz,50MHz,4-5输入的逻辑函数对速度和密度最有利,XilinxFPGA由四输入查找表（LUT）组成。一个查找表能实现其输入形成的任何逻辑函数相当于编址ROM，将输入作为地址，查找出函数结果。LUT能实现的函数只受输入数目限制，不受函数复杂度限制一个Slice中可用两个LUT和选择器实现5输入的任何逻辑。减少函数输入（扇入）来适合Slice，可以提高逻辑密度和速度。取反不耗费资源（free)。,CLBLookupTable,状态机的三种类型编码与速度,二进制:状态序列如同计数器序列，S1=001,S2=010,S3=011,S4=100,etc枚举:状态有指定的值，S1=100,S2=110,S3=101,S4=111,etcOneHot:每个状态只有一个寄存器有效，S1=00000001,S2=00000010,S3=00000100,etc在状态机从当前状态跳到下一状态时，二进制和枚举类型有大量的反馈输入。在FPGA中,使用二进制和枚举类型，比one-hot编码慢。-OneHot每个状态只需提供一位反馈输入,状态机的速度,对于较大的状态机，使用OneHot编码二进制或者枚举编码，对于较小的状态机合适。记住四输入查找表！状态机可能会有很多的扇入，和大量的反馈，对速度不利使用OneHot,并限制输入状态数，使输入限制到4-5，可以达到最高的速度。,Input1,Input3,State4,State6,State19,1LUT,D,Q,fn1,D,Q,fn1,D,Q,fn1,对高扇出网络，通过复制寄存器来提高速度,高扇出网络难于布线，而且较慢通过复制寄存器来改进布线和速度Foundation工具不会自动完成这种功能将复制寄存器命名为_a,_b,_c,不要用1,2,3。,计数终点信号提前译码以提高速度,对大的计数器而言，译码产生计数终点信号需要逻辑级数较多-提前一个时钟周期译码计数终点信号，寄存后使用，可以提高速度，并保持时序关系不变。,Q0Q1Q2Q3CO,D0D1D2D3CEC,Q,DATA0DATA1DATA2DATA3ENABLECLOCK,D,Q0Q1Q2Q3CO,D0D1D2D3CEC,DATA0DATA1DATA2DATA3ENABLECLOCK,其他逻辑,其他逻辑,速度关键输入应在逻辑最后一级提供,关键输入应该在逻辑最后一级提供关键输入为芯片、Slice、或者LUT提供的时延最大的输入将关键输入连接在逻辑最后一级在VHDL中，将关键输入放在ifelsif链的第一级,IN(Critical),OUT,IN(Critical),OUT,A,A,编码：只有在必要时才使用二进制序列,可以生成各种需要的序列，而不仅限于二进制使用预缩放（prescale）技术来提高速度低位翻转很快参见ApplicationNotesXAPP001andXAPP014如果要译码输出，使用格雷（Gray）码计数器两位编码00,01,11,10每次只翻转一位，可以避免译码产生毛刺如果只需要计数终点，考虑使用线性反馈移位寄存器（LFSR）提高速度。生成序列可以覆盖的地址空间为2n-1,全0不包含在序列中。n取不同值时，用来生成反馈位的两位不同，参见相关资料在可以采用任意规则序列的情况下，也可以使用LFSR(比如,FIFO),10位的线性反馈移位寄存器process(Rst,Clk)beginifRst=1thenQ=(others=0);Q(0)=1;elsifrising_edge(Clk)thenforIin1to9loopQ(I)=Q(I-1);endloop;Q(0)=Q(6)xorQ(9);endif;endprocess;,使用预缩放（Pre-scale）提高计数器速度,计数器的速度由从LSB到MSB的进位延迟决定预缩放技术对较大的计数器特别有益-低位翻转很快，用低位的TC作为高位的CE，可以降低高位的时钟频率-使用TimeSpecs进行约束预缩放技术限制了载入时间，故计数器不可加载参考XAPP014,I/O速度：FPGA的建立时间Tsu,FPGA的输入输出也有时延要求。满足时延要求的FPGA建立时间由:全局时钟时延Tbufg、板上时延Tbrd和上游器件的输出时间Tco(up)决定。FPGA建立时间(Tsu)的计算公式:Tsu-fpga=Tcyc-Tco(up)-Tbrd+Tbufg可以使用“OFFSETIN”对Tsu进行约束,D,CE,Q,上游器件,D,CE,Q,XCV400FPGA,Clock(Tcyc),Tco(up),Tbrd,Tbufg,Tsu,I/O速度：FPGA的输出时间Tco,FPGA输出时间的计算公式：Tco=Tcyc-Tsu(down)-Tbrd-Tbufg使用“OFFSETOUT”对Tco进行约束,D,CE,Q,XCV400FPGA,D,CE,Q,下游器件,Clock(Tcyc),Tco,Tbrd,Tbufg,Tsu(down),使用快跳变提高输出速度,管脚输出可以控制跳变速度。缺省跳变速度为“slow”，以降低噪音当速度重要时，将跳变速度设为“fast”可以通过管脚加入FAST约束实现。,使用I/O寄存器提高输入和输出速度,使用IOB中的I/O寄存器，可以提高输入和输出速度-输入或输出可以去除从内部布线的时延，IOB中的时延也更小-还可以节约寄存器资源实现选项中，选择“PackI/ORegisters/LatchesintoIOBsforInputsandOutputs”-输入若未寄存，直接扇入到组合逻辑，则不能map到IO寄存器中-输出若为组合逻辑输出，或者需要反馈为输入，则不能map到IO寄存器中,D,CE,Q,D,CE,Q,I/Opad,From:FPGA,Into:FPGA,OFF,IFF,OutputClock,InputClock,使用I/O寄存器的例子(FPGA-FPGA),发送器(XCV100-4FPGA),接收器(XCV100-4FPGA),使用IOB中寄存器的时延Tiockp+PCB网络时延+Tiopick5.6491.962=7.611,不使用IOB中寄存器的时延(Tcko+Tnet+Tioop)+PCB网络时延+(Tiopi+Tnet+Tdick)(1.372+0.756+5.652)(0.989+1.930+0.728)7.7803.647=11.427,三、资源,资源使用量是指FPGA使用了的百分率在宏、库、以及XAPPapplicationnotes中找到可比较的函数来估计资源使用量也可以根据别的设计的经验来估计器件使用率快速实现，然后查看MAP报告选择“Implementation/ViewReportFiles/Mapreport”Slices,IOBs,BlockRAMs,以及其他部件分别列出，并给出使用百分率。最后给出相当于ASIC的门数,资源估计,DesignSummary-Numberoferrors:0Numberofwarnings:644NumberofSlices:1,147outof1,20095%SliceFlipFlops:7354inputLUTs:1,046(1usedasaroute-thru)DualPortRAMs:312NumberofSlicescontainingunrelatedlogic:0outof1,1470%Nu