数字集成电路设计流程

数字集成电路课程设计，讲座：赵俊霞，高密度语言的优势，简单独立的基于语言的设计方法；通过基于语言的描述，被设计的电路可以被自动集成，而不需要经历手动设计方法中那些费力的步骤。Verilog和VHDL是一样的。两种语言都有电气和电子工程师协会标准。这两种语言都由专用集成电路和现场可编程门阵列集成工具支持。模拟电路设计语言(如Spice)在验证和评估电路时序特性方面发挥着重要作用。Verilog不同于VHDL。一般认为，Verilog-HDL在系统级抽象上比VHDL稍差，在门级交换描述上比VHDL更强。Verilog-HDL在美国西海岸和亚洲是首选，而VHDL在美国东海岸和欧洲经常使用，但是这两种设计语言目前都得到工具提供商的支持。集成电路的设计方法是从传统的手工设计发展而来的。当设计手动电路时，硬件系统的实现从选择特定的组件开始。这种设计过程的优点是符合硬件设计工程师的传统习惯，缺点是在设计底层时缺乏整个系统的整体性能。如果在整个系统完成后发现性能需要提高，则很难对其进行修改。随着系统规模和复杂性的增加，这种设计方法的缺点越来越突出，逐渐被自顶向下的设计方法所取代。自顶向下、自顶向下的设计方法是与硬件描述语言和EDA工具同步开发的。硬件描述语言可以描述各种抽象层次的电子系统，借助于EDA设计工具，可以自动实现从高层次到低层次的转换，实现自顶向下的设计过程。自顶向下设计方法的优势是显而易见的。由于整个设计从系统的顶层开始，结合仿真手段，可以从一开始就掌握所实现系统的性能状态，并可以根据应用领域的具体要求，在此时调整设计方案进行性能优化或折衷。随着设计水平的下降，系统性能参数将进一步细化和确认，并可根据需要随时调整，从而保证设计结果的正确性，缩短设计周期，设计规模越大，这种设计方法的优势越明显。自上而下，设计规范，设计过程从书面的设计规范开始。设计规范文档是一个详细的规范，包括功能、时序、硅面积、功耗、可测试性、故障覆盖率以及决定设计的其他标准。设计规范必须至少描述设计要实现的功能特征。设计划分在今天的专用集成电路和现场可编程门阵列电路的设计中，有必要将大电路划分成一个体系结构，即由许多相互关联的功能单元组成的配置，以便每个功能单元的功能特性可以用行为模型来描述。划分过程是将复杂的设计逐渐划分成更小、更简单的功能单元。这种过程通常被称为自顶向下设计方法或分层设计方法。设计输入是指根据语言编写一个描述文件，并以电子格式存储到计算机中。在现代设计中，它是用硬件描述语言来描述的，如VerilogHDL。与自底向上手动输入等其他方法相比，编写大电路的HDL行为描述文件和实现门级电路综合所需的时间要少得多。行为建模和行为建模描述是业界使用的一种描述方法，可用于大规模芯片设计。行为电影构建是指在描述一个设计的功能特性时，只指定设计的电路将做什么，而不明确指出如何构建硬件电路，即只需要详细描述逻辑电路的输入和输出模式，没有必要描述物理层门级实现细节。模拟和功能验证设计的功能特性可以通过模拟或形式方法进行验证。整个验证过程分为三个步骤：(1)测试计划的制定；(2)测试平台的改进；(3)测试执行。应该仔细组织和编写测试计划，以确定要测试的功能特性是什么，以及如何进行测试。例如，测试方案表明，当输入特定数据集时，算术逻辑单元的指令集将通过算术逻辑单元行为的详细模拟来验证。测试平台的设计测试平台是一个VHDL模块，其中被测单元(UUT)和用于模拟过程中模型输入的模式生成器通过具体的例子来说明。对于测试执行和模型验证，测试平台可以根据测试方案进行测试，并验证原始设计指标对应的响应。例如，响应是否与描述的算术逻辑单元相匹配？这一步的主要目的是揭露设计错误并为后续的综合工作清除障碍。设计集成和验证在验证划分设计的每个功能子单元并确认其具有正确的功能特性后，必须将这些子单元重新集成到一个完整的结构中，然后验证其功能特性是否正确。这需要单独开发测试平台，以便其激励发生器能够在下一个更高的级别上执行模块的输入和输出功能，在跨越模块边界时监控端口和总线的活动，并观察每个预设状态机的状态活动。这一步在设计过程中非常重要，必须充分实施，以确保在正确综合的条件下完成设计。测试平台应能够提供所有功能特性的验证示例，并应消除HDL行为模型的功能特性与设计规范之间的任何差异，并在清除所有已知功能错误后发出预集成结束信号。门级综合和过程映射。在设计中，当消除了所有语法错误和函数错误并且发出了结束信号时，可以用合成工具创建最佳布尔描述，并且可以用有效的过程构造设计描述。通常，综合工具可以去除冗余逻辑，以找到具有最小面积的逻辑电路结构，该逻辑电路结构可以实现功能特性并满足性能(速度)指标要求。该步骤生成标准单元网表或作为目标的现场可编程门阵列数据库。在综合设计确认之后，在综合时序验证之后，使用综合过程来产生能够满足时序规格要求的电路，并且检查电路的时序边界以验证关键信号通道上的速度是否满足要求(步骤9)。在设计流程进行到步骤13之后，有必要返回到步骤9，因为合成工具不能精确地估计在布局过程中由连接金属线引起的电容延迟效应。归根结底，还必须从金属材料的特性和掩模的几何形状中提取延迟信息。根据提取的延迟信息，必须使用静态时序分析器来验证最长信道是否违反时序约束。也许我们必须重新集成电路或重新布线，以满足设计规范的要求，重新集成需求并重新设计晶体管的尺寸。改进或替换电路结构；更换设备(速度越快，占地面积越大)。测试生成和故障模拟集成电路必须在制造后进行测试，以检查它们是否有缺陷并能正常工作。洁净室中的污染物也会导致电路缺陷，使其无法使用。在设计过程的这个步骤中，使用一组测试向量来测量电路的响应。这种测试针对的是由过程引起的错误，而不是设计错误，设计错误应该在预合成完成之前被检测到。专用集成电路设计中的布局设计是将设计单元放置在芯片上并连接信号线。检查物理和电气设计规则，检查或检查设计的物理布局，以验证设计是否满足导线宽度及其相互重叠和分离的限制。对于电气规则，有必要检查设计是否满足扇出约束，以及电气串扰和电源网格是否危及信号的完整性。检查噪声水平，以确定电气瞬变是否仍有问题。在这一步还将模拟和分析功耗，以确保芯片产生的热量不会对电路造成损坏。提取寄生参数，并且可以通过软件工具提取由布局形成的寄生电容，并且提取的参数可以用于更精确地验证设计的电特性和时序特性(步骤13)。通过使用提取步骤中获得的结果来校正定时计算中使用的加载模型，并且再次检查定时约束条件，以确保设计方案在特定时钟速度下有效。当设计完成时，当满足所有设计约束和时序约束时，将发送最终设计结束信号。此时，可用于制造集成电路的掩模组准备就绪。掩模组的描述由几何数据(通常为GSD-2格式)组成，它决定了集成电路制造过程中光掩模步骤的顺序。在这一点上，值得花费大量资源来确保制造的芯片在功能和性能方面满足设计规范的要求。集成电路工艺选择，设计物理数据库，高性能电路完全定制布局；标准细胞结构；门阵列(现场或掩模可编程)。就性价比而言，完全定制的集成电路占据高端部分。它需要有足够大的输出或足够大的用户群和足够的资源，以确保以最小的面积和