Verilog的D触发器及JK触发器实验_第1页
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module JKchufa(set,clr,clk,j,k,q3,q3_);input set,clr,clk,j,k;output q3,q3_;reg q3,q3_;always(set or clr)beginif(set=1) beginq3=1;q3_=0;endelse if(set=0&clr=1) beginq3=0;q3_=1;endendalways(negedge clk)beginif(j=1&k=0&set=0&clr=0)beginq3=1;q3_=0;endelse if(j=0&k=1&set=0&clr=0)beginq3=0;q3_=1;endelse if(j=1&k=1&set=0&clr=0)beginq3=!q3;q3_=!q3_;endendendmodulemodule Dchufa(set,clr,clk,d,q2,q2_);input set,clr,clk,d;output q2,q2_;reg q2,q2_;always(set or clr)beginif(set=1) beginq2=1;q2_=0;endelse if(set=0&clr=1) beginq2=0;q2_=1;endendalways(posedge clk)beginif(d=0&set=0&clr=0)beginq2=0;q2_=1;endelse if(d=1&set=0&clr=0)beginq2=1;q2_=0;endendendmodule测试程序timescale 1ns/100psinclude SRchufa.vinclude JKchufa.vinclude Dchufa.vmodule tb_chufa; reg s,r,d,j,k,set,clr,clk; wire q1,q1_,q2,q2_,q3,q3_; always #50 clk=clk; initial begin clk=0; s=0; r=0; d=0; j=0; k=0; set=0; clr=0; #50 s=1; r=0; d=1; j=1; k=0; set=1; clr=0; #50 s=1; r=0; d=1; j=1; k=0; set=0; clr=1; #50 s=1; r=0; d=1; j=1; k=0; set=0; clr=0; #50 s=0; r=1; d=0; j=0; k=1; set=0; clr=0; #50 s=1; r=1; d=0; j=1; k=1; set=0; clr=0; #400 $stop; end SRchufa oo(set,clr,clk,r,s,q1,q1_); Dchufa ox(set,clr
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