EDA简介PPT课件

. 1、第一，主要内容：1.EDA概述2.EDA设计过程和工具3 .电路图输入设计方法2、1.EDA技术，现代电子设计技术的核心是电子设计(EDA )技术。 EDA技术依赖于强大的计算机，在EDA工具软件平台上，对以硬件描述语言HDL (hardwaredescriptionlanguage )为系统逻辑描述手段完成的设计文件进行逻辑编译、逻辑简化、逻辑分割、逻辑集成、 自动完成结构集成(布局布线)、逻辑优化和仿真测试，实现规定的电子电路系统功能。 通过EDA技术，设计者的工作仅限于利用软件的方法，利用硬件描述语言和EDA软件实现系统硬件功能。3、1.EDA技术达到目标，利用EDA技术进行电子系统设计，最后目标是完成专用集成电路ASIC的设计与实现。 三种实现路由：1)超大规模可编程逻辑设备*主流设备： FPGA (fildprogrammablegatearray ) CPLD (complexprogrammablelogicddevice )2)半定制或全定制.4，2 .硬件描述语言VHDL，硬件描述语言是EDA技术的重要组成部分，VHDL语言是电子设计的主流硬件描述语言，是硬件描述语言的行业标准之一。 目前，VHDL和Verilog作为IEEE的工业标准硬件描述语言得到了众多EDA公司的支持，在电子工程领域已经成为事实上的通用硬件描述语言。 其优点在于教材P5。 用VHDL语言描述和设计电路通常包括库描述、实体和结构三个部分。5，3.VHDL整合，整合-结合某些东西，将设计抽象层面中的一个表示形式转变为另一个表示形式的过程。 在电子设计领域中，以行为和功能层表示的电子系统能够总体上表示为将行为和功能层具体易于实现的模块的组合转换和组装过程。 事实上，设计过程的各个步骤可以称为综合环节。 设计过程通常以高层次行为描述开始，以低层次结果描述结束，各个综合步骤是高层次的转换。 (1)自然语言整合(2)行为整合(3)逻辑整合(4)结构整合或布局整合、6、整合器-可自动将某设计表现形式转换为其他设计表现形式的计算机程序，或者支持手工转换的程序。 高级别的表现低级别的表现行动区域构造域的算法级别是，7，编译器和综合器的功能比较，8，VHDL综合器的工作流程，9，4 .基于VHDL的自上而下设计方法，传统的硬件电路设计方法：自下而上部件，芯片功能模块系统整体的自上而下设计方法是EDA技术的优先设计方法，是ASIC和FPGA开发的主要设计手段。 自上而下设计方法是在整个设计过程中逐步完善各设计阶段的过程。 一个项目的设计过程包括从自然语言描述到VHDL的系统行为描述、系统分解、RTL模型的构建、门级模型的生成、最终通过物理布线实现的基础电路，以及从高到低的抽象级别的设计周期。 10、自上而下设计过程、 11、5.EDA与传统电子设计方法的比较，在传统电子系统和集成电路设计中，手工设计占很大比例。 缺点如下： (1)复杂电路的设计、调整非常困难；(2)在某些过程中存在错误，则检索和修改非常不方便；(3)在设计过程中产生大量文字，难以管理；(4)对于集成电路设计，设计实现过程与具体生产过程直接相关，因此移植性差；(5)设计样机、12、采用EDA技术的优点： (1)采用硬件描述语言作为设计输入(2)库的引入(支持自动设计) (3)设计文件的管理(4)强大的系统建模、电路仿真功能(5)具有自主知识产权(6)开发技术的标准化； 规范化和IP核心的可用性(7)适合高效大规模系统设计的自上而下设计方案(8)全面利用计算机的自动设计、仿真和测试技术(9)与设计者对硬件知识和硬件经验要求较低的(10 )以CPU为主的电路系统相比，高速性能(优于.13、6.EDA的发展趋势、IC设计的发展方向：单片系统或系统集成芯片，即单片完成系统级集成。 电路行为级别更高的硬件描述语言，例如SystemC、Superlog和系统级别的混合模拟工具，在同一开发平台上进行高级语言，例如C/C等和标准HDL语言(VerilogHDL、VHDL )或其他低级别描述模块的混合模拟FPGA与ASIC相融合，取长补短。 现在很多PLD公司开始向ASIC提供FPGA内核。 目前，传统的ASIC与FPGA界限模糊。 系统级芯片不仅集成了RAM和微处理器，还集成了FPGA。14、2、EDA设计过程及其工具FPGA/CPLD设计过程应用于FPGA/CPLD的EDA开发过程，15、1、设计输入(电路图/HDL文本编辑) (1)图形输入三种常用方法：电路图输入状态图输入波形图输入电路图输入： EDA软件(2)HDL文本输入与以往的计算机软件语言编辑输入基本一致。 编辑输入使用了VHDL和Verilog的源程序等某个HDL的电路设计文本。 16、2、软件设计的HDL描述集成到硬件结构中。 编辑设计者在EDA平台上输入的HDL文本、电路图或状态图描述，根据给定的硬件结构组件和约束控制条件进行编译、优化、转换和集成，最终获得低级别的电路描述网格文件。17、3、适配器的功能将由集成器产生的网列表文件放到指定的目标设备上以产生诸如JEDEC和Jam格式的最终下载文件。 匹配完成后，可以利用由匹配器生成的模拟文件进行准确的时序模拟，同时生成可用于编程的文件。18、4、时间序列模拟和功能模拟是在编程下载之前必须利用EDA工具模拟自适应生成的结果的所谓的模拟。 计算机根据一定的算法和一定的仿真库模拟EDA设计，验证设计，消除错误。19、5，编程下载可以经由编程盒或编程电缆将合适产生的下载或配置文件下载到FPGA或CPLD中以进行硬件调试和验证。 CPLD :在积项结构中构成逻辑行为的设备。 FPGA :用查找表法的结构构成逻辑行为的设备。 目前，FPGA具有更广泛的意义。20，6，硬件测试对包括最后加载设计的FPGA或CPLD在内的硬件系统进行统一测试，最终验证设计项目在目标系统中的实际工作情况，消除错误，改进设计。 21、常用EDA工具、EDA工具大致分为五个模块：设计输入编辑器HDL集成适配器(或布局电缆)下载器、集成EDA开发环境： MAX plus、Quartus。 22，1.max plus的概述，maxplusii是Altera公司提供的FPGA/CPLD开发集成环境，Altera公司是世界上最大的可编程逻辑设备供应商之一。 MAX plus是界面友好、使用方便、业界最易用的EDA软件。 maxplusii编译设计主接口显示了maxplusii自动设计的主要处理过程和设计过程，包括设计输入编辑、编译网列表提取、数据库构建、逻辑集成、路基分割、匹配、延迟网列表提取和编程文件组件(组装)， 23，编译设计主接口， 24，MAX plus设计过程，标准的EDA开发过程，25， 26，启动接口，27，电路图编辑器， 28，文本编辑器， 29，波形编辑器， 30，3，电路图输入设计方法利用EDA工具进行电路图输入设计的优点是，即使设计者不具备很多编程技术和硬件语言等知识，也能够立刻开始，完成大规模的电路系统设计。 MAX plus提供功能直观、易于使用的电路图输入设计功能，同时还包含适合各种需要的目录，包括基本逻辑目录、宏功能组件和功能性能好的类似于IP核心的兆功能块LPM库。 31，4.11位全加法器设计向导，4.1.1基本设计步骤1 .为此项目设计创建文件夹。 例如： E:MY_PRJCT2.输入设计项目和托盘(1)电路图编辑窗口“file”“new”“filetype”“graphicsditorfile”“ok”，32、 33、(2)用鼠标右键单击“EnterSymbol”、34、35、36、(3)转入并连接到所需的各个部件，各个管脚名称： a、b、co、so(4)图文件名： h_adder.gdf、E: MY_PRJCT目录“文件”“另存为”“确定”、37、38、39 3.使用项目文件(PROJECT )、第一种方法、40、第二种方法、41、第三种方法、快捷键42， 4 .选择目标设备并启动编译器、43、44、编译器、快捷键、45、46、5 .时间序列模拟、(1)创建波形文件、47、48、49、(2)信号节点的输入50，快捷键输入信号节点：右键单击51，点击，选择信号，52，取消此选项，(3)波形参数的设置，53，(4)模拟时间的设置，54，(5)输入信号的相加：输入信号所需的测试电平或数据的设置，55，(6)波形文件存储：文件保存(7)仿真器的执行仿真快捷键、57、点击、58、59、(8)分析波形的观察、60、(9)延迟时间序列分析、61、(10 )包装部件的入库(可进行其他设计调用)、62、6 .销锁定、 如果模拟测试无误，则进一步硬件测试将设计程序下载到EDA实验箱中的目标设备，最终了解设计项目的准确性。 根据EDA实验箱上的主芯片端子和外部硬件的连接关系锁定输入输出端子。 63，引脚分配例子： 64，(1)引脚定位， 65，端口名输入，引脚编号输入，(2)引脚锁定， 66，(3)注意：引脚锁定后，为了将引脚信息编入下载文件，需要重新编译。67、7 .程序下载，首先在下载线上连接计算机的打印机端口和实验箱，打开电源：68、(1)下载方式设定、69、硬件设定选项、70、71、程序配置下载键.72，8 .使用设计顶级文件和设计和包装的顶级部件半加权器h_adder来完成顶级项目。 然后在新的线路图编辑窗口中调用半添加元件h_adder和其他所需元件。 参考上述半加法器的设计流程，完成全加法器的设计、仿真、编程下载和硬件测试。 73，1位全加法器的电路图，1位全加法器的时序模拟波形， 74，全加法器管脚锁， 75，设计过程的总结， 76，编译完成后，双击该按钮打开匹配报告书，了解匹配状况、资源使用状况、管脚锁状况等。 77，4.22位十进制数字频率计数器设计，78，双十进制计数器74390，79，2位十进制计数器的电路图，80，2位十进制计数器的模拟波形1，81，2位十进制计数器的模拟波形2，82，7级公共阳极显示解码器， 2位十进制频率计的顶级设计电路图文件： ft.gdf、83位十进制频率计的顶级设计仿真波形；注意： CNT-EN是频率测量控制信号.84、频率测量定时控制电路电路图文件： tf_ctro.gdf、85、频率测量定时控制电路的模拟波形、3个控制信号顺利地测量频率测量器的三步曲：计数、锁存器、清零、86， 测频器顶级电路图文件： ft_top.gdf、87被测信号： F_IN周期410ns控制信号： CLK周期2us计数脉冲宽度： 82us=16us测频显示： 16/0.410=39，自动测频器仿真波形，88，设计项目的其他信息和资源配置， 89、理解频率计ft-top项目的设计层次，理解设计项目的结构层次，90、双击以打开匹配报告的逻辑宏小区的使用数，91，(2)知道设备资源的分配状况，92，内置RAM小区EAB，占用的逻辑宏小区，逻辑阵列块LAB， 逻辑宏小区LCs(LEs )，93，(3)知道设计项目的速度/延迟特性，94，时钟信号名，最高时钟频率，95，信号延迟信息，96，(4)资源编辑，设计者可以利用芯片资源编辑器手动配置目标设备的资源。97、(5)管脚锁定(适用于具有较少管脚的装置)、98、99、100，用鼠标将信号管脚名称拖到下一芯片的对应管脚即可，CLK聚合到205管脚上，101、4.3参数可以设置LPM兆功能块，而LPM兆功能块设计者只要选择必要的模块，并设定适当的参数即可。102、103、4.3.1基于LPM-counter的数控分频器设计、104、数控分频器电路(fpq.gdf )、105、数控分频器操作波形、106、基于4.3.2LPM-ROM的4位乘法器设计、107、 用lpm-rom设计的4位乘法器电路图(cfq.gdf )、108、用lpm-rom设计的4位乘法器的动作波形、109、用lpm-rom作为乘法表的数据文件“rom_data.mif”、110、(1)自然语言综合：从自然语言到VHDL语言算法(2)行为的整合：从算法表现到寄存器传输水平(RTL )，即从行为域到结构域的整合。 (3)逻辑合并： RTL水平的表现被转换为逻辑门(包括触发器)的表现。 (4)布局整合或结构整合：从逻辑门显示转换为布局显示(ASIC设计)，或者转换为FPGA的配置网格文件。 如果有版图信息，有可以生产芯片的对应简档，则可以把对应的FPGA作成具有专用功能的