PCI卡的PCB布线规则

PCI卡的PCB布线规则（网上收集） PCI卡的布线比较讲究，这是PCI信号的特点决定的。在常规性的高频数字电路设计中我们总是力求避免阻抗不匹配造成的信号反射、过冲、振铃、非单调性现象，但是PCI信号却恰恰是利用了信号的反射原理来传输物理信号，为使能够合理利用信号反射同时又尽力避免较大的过冲、振铃和非单调性等副作用，PCI -SIG在PCI规范中对PCB物理实现做了一些规定。PCI-SIG推荐PCI卡使用四层PCB板，PCI-SIG规定的PCI 连接器的信号分布也正是为便于四层板布线而优化定义的。PCI-SIG对PCI控制器的引脚分布也做了一个推荐性的示意图，实际上AMCC、PLX、 OXFORD等PCI控制器生产商也执行了这个推荐，在这个推荐的pin分布下，使用两层PCB板实际上也是很方便布线的，但是如果PCI卡系统硬件很复杂，需要多个电源分割层面的情况下还是多层PCB更好。PCI卡上任何一个PCI信号仅能连接到一个负载（包括也不能另外连接到一个上拉电阻）。除了CLK，RST，INTA#INTD#，JTAG这些pin之外，所有pin从金手指与卡座的接触点算起到负载端不得大于 1.5inch；CLK信号长度为2.50.1inch，这个长度有点长，所以许多情况下需要绕弯走线以达到长度要求，这就是为什么常常在PCI卡上见到CLK的蛇形走线的原因；对其余几个pin没有特殊规定。多层PCB时信号走线不要跨越不同的电源层面（至少，存在分割电源层面的那一层应位于PCB 的另一面），这也就是为什么常常见到PCI卡上A面金手指走上来的所有信号往往都打个过孔走到B面（元件面）的原因。每个PCI信号的特性阻抗为60100欧姆，负载电容不得超过10pf，IC的IO Pad应能够承受-3.5V的下冲和+7.1V的信号过冲。对于AMCC、PLX、OXFORD等PCI控制器生产商来说，他们的控制器IC都满足这些规定，用户不必考虑，但是如果使用CPLD/FPGA来实现PCI控制器则必须考虑使用的型号是否满足这些规定，一般Altera、Xilinx等 CPLD/FPGA厂商会在其数据手册中明确声明该型号CPLD/FPGA是否兼容PCI信号规范。好了，普通32位33MHz PCI卡的布线还是比较简单的，主要满足长度要求就可以了。其实如果没有非常严格按照布线要求来作的话一般也不会出现问题，但是根据主板芯片组不同，一旦引发信号兼容性问题，要硬件调试PCI卡，那将是电路设计中最痛苦的经历了。pci总线的布线的特殊要求2008-07-16 15:37pci的频率一般不是很高好像只有三十几兆，请问走线时有什么要求么？特别是时序方面的。阻抗要求好像是保证65欧姆左右，有的说还要加匹配电阻，但有些板子上没有加匹配电阻也没有严格按照65欧姆来设计好像也问题不大。（1） 信号线的长度和速度，必须保证能够使总线信号在10ns的传播延迟时间内在总线上往返一个来回。（2） 在总线的任何驱动点上，其负载阻抗必须能使一个PCI输出信号依靠一次反射便可达到输入信号的指标要求。对扩展板也是一样。（3） 在32位和64位板上，所有32位接口信号的最大走线长度为1.5英寸。（4） 在所有的64位板上，用于64位扩展的附加信号线走线长度最大为2英寸。（5） 无论是32位还是64位板，其上的CLK信号走线长度为2.5+-0.1英寸，而且只能连到一个负载上。这是pci卡，若是用pci总线串接设备呢？同样有这样的长度要求，pci总线是靠反射波工作的。如果物理困难的话可采用加终端电阻的办法来解决如果有串接几个device 的话，到每个device 的PCI BUS要布到等长，当然有一个误差范围，建议误差控制在线长的3%以内pci加终端电阻：从金手指出来不用加。系统内可加。信号好点如果在中间层走线，时钟=2.5inch,数据和控制1.5inch还能成立么？我们可以从下面的几点来分析一下PCI： 1 首先，PCI系统是一个同步时序的体统，而且是Common clock方式进行的。 2 PCI的电平特点是依靠发射信号叠加达到预期的电平设计。 3 PCI系统一般是多负载的情况，一个PCI的桥片最多按照PCI的规范可以带6个负载（好像一般系统也不会操作5个）。 4 PCI的拓扑结构可以是菊花链等多种拓扑结构，选择什么样的拓扑结构需要根据系统的布局和仿真结果进行设计。 5 另外PCI的AD信号线是双向的，需要在布局和仿真的时候关注PCI的slave和Master之间的关系。 指导了上面的几个问题我们可以根据PCI规范以及PCI的仿真结果大致得到下面的几个约束： 1 PCI的各个时钟之间的Skew不要大于2ns。 2 PCI的flight time不要超过10ns（自己拿一个系统计算就知道为什么这样规定了），这个是针对33M PCI进行越是的，这个延时只的信号从一个设备传输到另一个设计后，经过反射回到最初的芯片的传输延时，包括，PCB走线延时，和因为驱动器buffer（包括拓扑）造成的信号畸变的延时。 3 PCI的阻抗设计需要根据实际的系统进行仿真决定，PCI规范的推荐值在50110ohm之间。 4 需要考虑一些特殊的信号走线的延时，比如REQ。可以查一下规范我记着应该有特殊的要求。 5 PCI规范上面规定的2.5和1.5的大小那是为了规范各个不同的PCI厂家的规范进行的。如果你在系统的板上面进行设计，只要计算的时序满足要求就可以了。 6 如果存在PCI的桥片，这些桥片一般都会通过PLL或者DLL的时钟调节PCI设计的setup和hold时间，这些时钟的处理可以根据实际的芯片进行调整，一般的要求是延时和PCI CLk的一样，记住这里的延时不仅仅是指PCB走线的延时。 7 如果你设计的是CPCI系统，终端电阻是需要考虑的。大家如果有研究就会发现CPCI系统的槽间距是有要求的，好像是0.8，为什么？从时序和PCI信号反射的角度考虑，而且需要仿真决定stub长度以及电阻的大小高速信号线走线要点摘抄2008-07-16 12:11电源层最好和地层相邻近，否则回留环路和 电源耦合会差，独立的电源（相邻层不是地的情况）是万不得以的方法。高速信号L3走，参考你那个可怜的唯一的地层 呵呵！而表层 你有不能走高速线（EMI考虑），你的高速线的走线层有点紧张的，如果参考电源层的话，回流先经过电源平面，在芯片附近，就要通过连接地和电源的电容回到地上，至于平面间不在芯片管脚附近的电容，是基本利用不上的，回流路径选择阻抗/感抗）最小的路径，如果你的线只有电源平面做参考，那就只能先从电源平面回流，流到芯片管脚附近，最后通过电容到地。另外，你的电源平面最好不要有分割，分割的话就不能有线跨平面模拟电路不被干扰的原则就是，在模拟区域不走一条数字线。包括数字电源，也就是你在模拟区域挖空（地不要挖，只挖电源）模拟电源用走线连接都可以的。数字线不要在别的层穿越模拟区，除非有地层分割（电源层分割不行），因为数字电源也是比叫脏的，在模拟区域里有的话，NOISE会耦合上去的。回5楼的，看和那个距离近，如果你