数字IC后端流程ppt课件

CMOS集成电路版图,邓军勇dj-概念、方法与工具,第6章数字IC后端流程,1,数字IC后端流程,Placement,Designplanning,CTS,Route,DFM&ChipFinishing,DataSetup,2,基于ICC的数字IC后端设计流程,UseICCompilertoperformplacement,DFT,CTS,routingandoptimization,achievingtimingclosurefordesignswithmoderatetohighdesignchallenges.,3,基于ICC的数字IC后端设计流程,Thereisno“goldenscript”forphysicaldesign,4,DataSetup,布局布线的准备工作，读入网表，跟Foundry提供的STDCell、Pad库以及Macro库进行映射。,5,DataSetup,后端设计数据准备设计网表gate-levelnetlist设计约束文件SDCfile物理库文件sc.lef/io.lef/macro.lef时序库文件sc.lib/io.lib/macro.libI/O文件I/Oconstraintsfile（.tdf）工艺文件technologyfile（.tf）RC模型文件TLU+,6,DataSetup,LogicalLibrariesProvidetimingandfunctionalityinformationforallstandardcells(and,or,flipflop,)Providetiminginformationforhardmacros(IP,ROM,RAM,)Definedrive/loaddesignrules:MaxfanoutMaxtransitionMax/MincapacitanceAreusuallythesameonesusedbyDesignCompilerduringsynthesisArespecifiedwithvariables:target_librarylink_library,7,DataSetup,逻辑单元库：一个完整的单元库由不同的功能电路所组成，种类和数量很多，根据其应用可分为三类：标准单元（standardcells）组合逻辑时序逻辑模块宏单元（macroblock）ROMRAM专用模块（如ASSP、DSP等）Blackbox商业IP（如ARM、标准单元等）模拟模块（如PLL、振荡器等）输入输出单元（I/Opadcell）输入输出三态双向,考虑ESD,8,DataSetup,PhysicalReferenceLibraries,9,DataSetup,物理单元库：和逻辑单元库分类相同，但也包括一些特殊单元，在后端物理实现中的作用有别于其他逻辑电路填充单元（filler/spacer）I/Ospacer用于填充I/O单元之间的空隙以形成powerring标准单元fillercell与逻辑无关，用于把扩散层连接起来满足DRC规则和设计需求，并形成powerrails电压钳位单元（tie-high/tie-low）二极管单元（diode），对违反天线规则的栅输入端加入反偏二极管，避免天线效应将栅氧击穿时钟缓冲单元（clockbuffer/clockinverter）：为最小化时钟偏差（skew），插入时钟缓冲单元来减小负载和平衡延时延时缓冲单元（delaybuffer）：用于调节时序阱连接单元（well-tapcell）：主要用于限制电源或地与衬底之间的电阻大小，减小latch-up效应电压转换单元（level-shifter）：多用于低功耗设计,10,DataSetup,库文件时序库：描述单元库中各个单元时序信息的文件。（.lib库）单元延时互连线延时物理库：是对版图的抽象描述，她使自动布局布线成为可能且提高了工具效率（.lef库），包含两部分技术LEF：定义布局布线的设计规则和foundry的工艺信息单元LEF：定义sc、macro、I/O和各种特殊单元的物理信息，如对称性、面积大小、布线层、不可布线区域、天线效应参数等,11,DataSetup,TheTechnologyFile(.tffile)：Thetechnologyfileisuniquetoeachtechnology；Containsmetallayertechnologyparameters:Numberandnamedesignationsforeachlayer/viaPhysicalandelectricalcharacteristicsofeachlayer/viaDesignrulesforeachlayer/Via(Minimumwirewidthsandwire-to-wirespacing,etc.)UnitsandprecisionforelectricalunitsColorsandpatternsoflayersfordisplay,12,1.SpecifytheLogicalLibraries,13,2.Definelogic0andlogic1,14,3.Createa“Container”:TheDesignLibrary,15,4.SpecifyTLU+ParasiticRCModelFiles,TLU+isabinarytableformatthatstorestheRCcoefficients,16,TimingisBasedonCellandNetDelays,17,5.CreateDesignCEL,18,6.VerifyLogicalLibrariesAreLoaded,19,7.DefineLogicalPower/GroundConnections,20,8.ApplyandCheckTimingConstraints,21,9.RemoveUnwanted“IdealNet/Networks”,22,10.SavetheDesign,Itsgoodpracticetosavethedesignaftereachkeydesignphase,forexample:datasetup,designplanning,placement,CTSandrouting:Note:TheopencellisstilltheoriginalORCAcell!,save_mw_celasORCA_data_setup,23,数字IC后端流程,Placement,Designplanning,CTS,Route,DFM&ChipFinishing,DataSetup,24,DesignPlanning,芯片设计的物理实施通常被简称为布局布线（P&R，Place-and-Route），而P&R之前的大量工作，包括DataSetup、Floor-plan、power-plan亦非常关键。,布图规划的主要内容包括芯片大小（diesize）的规划、I/O规划、大量硬核或模块（hardcore、block）的规划等，是对芯片内部结构的完整规划和设计。,布图规划的合理与否直接关系到芯片的时序收敛、布线通畅（timingandroutability）。,Createafloorplanthatislikelytoberoutableandachievetimingclosure,25,ICCTerminology,Designplanningistheiterativeprocessofcreatingafloorplan。,Achip-levelfloorplanentailsdefining:Coresize,shapeandplacementrowsPeriphery:IO,power,cornerandfillerpadcelllocationsMacrocellplacementPowergrid(rings,straps,rails),Aphysicaldesign,orlayout,istheresultofasynthesizednetlistthathasbeenplacedandrouted,26,CreatePhysical-onlyPadCells,Physical-onlypadcells(VDD/GND,cornercells)arenotpartofthesynthesizednetlistMustbecreatedpriortospecifyingthepadcelllocations,open_mw_celDESIGN_data_setupcreate_cellvss_lvss_rvss_tvss_bpv0icreate_cellvdd_lvdd_rvdd_tvdd_bpvdicreate_cellCornerLLCornerLRCornerTRCornerTLpfrelr,27,SpecifyPadCellLocations,28,InitializetheFloorplan,29,CoreAreaParameters,30,FloorplanAfterInitialization,31,InsertPadFillerCells,insert_pad_fillercell“fill5000fill2000fill1000.,32,ConstrainingMacros：Manually,33,MacroConstraints:AnchorBoundOption,34,MacroConstraints:SideChannelOption,Sidechannelsareregionsalongthecoreedgeswhereplacementofmacrosisnotallowed.,set_fp_macro_arraynameARRAY_Aelementsget_cells“A1A2A3”set_fp_macro_optionsARRAY_Aside_channel“0803040”,35,电源规划,电源规划是给整个芯片的供电设计出一个均匀的网络。,电源预算（powerbudgeting），商用惯例为误差在5%，包括从电源网络和PCB板级到封装bonding之间的波动（1%）电源I/O单元和电源环之间的波动（1%）最终到sc之间的电压降（3%）,36,电源网络设计,全局电源,电源环线（powerring）指为了均匀供电，包围在sc周围的环形供电金属，用于连接电源I/O单元和sc的followingpins,电源条线（powerstrips）指芯片内部纵横交错的电源网格（powergrid）,37,Powerplan,38,WriteOutFloorplanandDEFFiles,设计交换格式DEF（designexchangeformat）文件是由Cadence公司开发的用于描述文件物理设计信息的一种文件格式。,DEF描述了芯片的diearea、row、tracks、components、nets等,对于设计者而言，有了LEF和DEF文件就可以完整的了解一个设计,39,数字IC后端流程,Placement,Designplanning,CTS,Route,DFM&ChipFinishing,DataSetup,40,Placement,布局的主要任务是sc的摆放和优化,布局算法一直是EDA设计中的研究重点，目前仍在发展。,Inmostsituationsmacrocellplacementisdeterminedduringdesignplanningandtheirplacementis“fixed”Itisagoodpracticetofixallmacroplacementsagain,justincase.,41,Placement,42,数字IC后端流程,Placement,Designplanning,CTS,Route,DataSetup,43,芯片中的时钟网络要驱动电路中所有的时序单元，所以时钟负载延时很大并且不平衡，需要插入缓冲器减小负载和平衡延时。时钟网络及其上的缓冲器构成了时钟树。CTS的目的是为了减小时钟偏差（clockskew）时钟信号定义SDCCTS策略时钟树分析,ClockTreeSynthesis,44,StartingPointbeforeCTS,Allclockpinsaredrivenbyasingleclocksource.,45,ClockTreeSynthesis(CTS),Abuffertreeisbuilttobalancetheloadsandminimizetheskew.,46,CTS,47,数字IC后端流程,Placement,Designplanning,CTS,Route,DataSetup,48,布线是继布局和时钟树综合之后的重要物理实施任务，其内容是将分布在芯片核内的模块、标准单元和输入输出接口单元（I/Opad）按逻辑关系进行互连，其要求是100%地完成他们之间的所有逻辑信号的互连，并为满足各种约束条件进行