DDR3要求规范

解除武装、复员和重返社会需要标准的规范、认可和理解。严格地说，解除武装、复员和重返社会应该称为解除武装、复员和重返社会特别提款权。人们习惯于称之为复员方案。一些初学者经常看到DDR特别提款权，并认为这是特别提款权。DDR软件无线电存储器是双倍数据速率软件无线电存储器的缩写，意思是双倍速率同步动态随机存取存储器。DDR存储器是在SDRAM存储器的基础上发展起来的，仍然使用SDRAM生产系统。因此，对于存储器制造商来说，只需对制造普通软件无线电存储器的设备稍加改进，就可以实现DDR存储器的生产，从而有效降低成本。SDRAM在一个时钟周期内只传输一次数据。它在时钟上升期间传输数据。另一方面，DDR存储器在一个时钟周期内传输两次数据。DDR存储器可以在时钟的上升期和下降期各传输一次数据，因此被称为双速率同步动态随机存取存储器。DDR存储器可以在与SDRAM相同的总线频率下实现更高的数据传输速率。与SDRAM相比，DDR采用了更先进的同步电路，使指定地址、数据传输和输出等主要步骤不仅独立执行，而且与CPU保持完全同步。DDR使用动态链接库(延迟锁定环，提供数据过滤信号)技术。当数据有效时，存储器控制器可以使用该数据过滤信号来精确定位数据，每16次输出一次，并重新同步来自不同存储器模块的数据。DDR可以在不增加时钟频率的情况下将SDRAM的速度提高一倍。它允许在时钟脉冲的上升沿和下降沿读取数据，因此它的速度是标准SDRA的两倍。DDR与SDRAM在形式和容量上没有太大的不同。它们有相同的尺寸和相同的针距。然而，DDR有184个引脚，比SDRAM多16个，主要包括新的控制、时钟、电源和接地信号。DDR存储器使用支持2.5V电压的SSTL2标准，而不是软件无线电存储器使用的3.3V电压的LVTTL标准。DDR存储器的频率可以用两种方式表示：工作频率和等效频率。工作频率是记忆粒子的实际工作频率。然而，由于DDR存储器可以在脉冲的上升沿和下降沿传输数据，数据传输的等效频率是工作频率的两倍。DDR2软件无线电是由电子设备工程联合委员会(JEDEC)开发的新一代存储技术标准。DDR 2内存与前代内存技术标准的最大区别在于，虽然DDR 2内存采用了与时钟上升/下降延迟同时进行数据传输的基本方法，但它的预读能力是前代DDR内存的两倍(即4-4位数据读预取)。换句话说，DDR2存储器中的每个时钟可以以4倍于外部总线的速度读/写数据，并且可以以4倍于内部控制总线的速度运行。此外，由于DDR2标准规定所有DDR2存储器应在FBGA封装，这不同于目前广泛使用的TSOP/TSOP-2封装，FBGA封装可以提供更好的电气性能和散热，从而为DDR2存储器的稳定运行和未来的频率发展提供了坚实的基础。回顾DDR的发展，从通过DDR266和DDR333应用于个人计算机的第一代DDR200到今天的双通道DDR400技术，第一代DDR的发展已经达到了技术极限，很难通过常规方法提高存储器的工作速度。随着英特尔最新处理器技术的发展，前端总线需要越来越多的内存带宽。DDR2存储器具有更高、更稳定的工作频率将是大势所趋。DDR3是针对Windows Vista的新一代内存技术(目前主要用于显卡内存)，频率超过800兆。与DDR2相比，DDR3具有以下优势：(1)功耗和发热量更小：借鉴DDR2，在控制成本的基础上降低功耗和发热量，使DDR 3更容易被用户和厂商接受。(2)更高的工作频率：DDR3可以通过更低的能耗获得更高的工作频率，在一定程度上弥补了延迟时间较长的缺陷，也可以作为显卡的卖点之一，这一点已经在带有DDR3内存的显卡上得到了体现。(3)降低显卡的整体成本：DDR2显卡的内存大小为4M32位，与中、高端显卡常用的128MB显卡内存相匹配时为8位。然而，DDR3视频存储器规格大多为8M32位，具有大容量的单个粒子，而4可构成128MB的视频存储器。通过这种方式，可以减小显示卡的印刷电路板面积，并且可以有效地控制成本。此外，在粒子数量减少之后，可以进一步减少显示存储器的功耗。(4)良好的通用性：与从复员方案到DDR2的变化相比，复员方案3与DDR2的兼容性更好。由于引脚、封装等关键特性保持不变，DDR2显示卡核心和公共版本的显示卡可以采用DDR3显存，只需稍加修改，对厂商降低成本大有裨益。目前，DDR3视频存储器已广泛应用于大多数新型高端和中端显卡。2.有三种常见的内存模块可以识别内存：无缓冲内存、注册内存和二进制内存。首先，解释内存的含义。内存指双内联内存模块。无缓冲内存：无缓冲内存是指台式机市场上的无缓冲内存模块，是市场上最常见的内存模块。早期的带缓冲类型的内存模块现在已经很少见了。后面提到的缓冲内存模块和注册内存模块不是一回事。缓冲存储器模块通过缓冲器传递地址和控制信号，而没有任何定时调整(存在缓冲器延迟)；注册存储模块注册地址和控制信号，并在下一个时钟到来时触发输出。已注册的内存：已注册的内存，其地址和控制信号已注册，其时钟由锁相环锁定。它位于工作站和服务器市场通常注册的内存模块中。与无缓冲存储器模块相比，它的优点是在模块级和主板级更容易实现更高的容量和更好的稳定性。然而，对于单次读写访问，它将滞后一个时钟周期。小型内存，位于笔记本市场。普通的固态存储器是相对于内存的。前面提到的无缓冲内存和注册内存从属于内存，内存模块的长度是相同的，包括金手指信号数的分布。SODIMM可以理解为一个更小的内存模块。已注册内存的计时：与其他内存模块相比，已注册内存增加了两个关键组件，锁相环和寄存器。锁相环：锁相环在调节时序和增加模块中的时钟驱动力方面发挥作用。一般来说，特别提款权、DDR或DDR2锁相环的输入和输出引脚及其工作原理是相似的。应用于存储器模块的锁相环一般有一个时钟输入、一个反馈输入、几个时钟输出和一个反馈输出。锁相环的两个输入端之间的延迟为零，即FBin和CKin之间的相位差为零；然而，包括FBout在内的所有输出之间也存在零相位差。3.DDR信号的信号数分析目前，广泛使用的DDR2的速度已经达到800 Mbps甚至更高，例如1066 Mbps，而DDR3的速度已经达到1600 Mbps。对于这样的高速，从印刷电路板设计的角度来看，需要严格的时序匹配来满足波形的完整性。有许多因素需要考虑。所有这些因素都会相互影响。然而，他们当中仍有一些人。它们可以分为印刷电路板堆栈、阻抗、互连拓扑、时间延迟匹配、串扰、电源完整性和时序。在一天结束之前，有许多EDA工具可以很好地计算和模拟它们，其中使用频率较高的是Cadence ALLEGRO SI-230和Ansoft的HFSS。答：印刷电路板的堆叠和阻抗电阻对于受印刷电路板层数限制的基板(如4层板)，其所有信号线只能走顶层和底层，中间两层，一层是GND平面层，另一层是VCC平面层，Vtt和Vref在VCC平面层布线。然而，当6层用于布线时，设计特殊的拓扑变得更容易，并且功率层和GND层之间的距离变得更小，从而提高了PI。在DDR2的设计中，互连通道的另一个参数阻抗必须是恒定和连续的。50欧姆单端走线的阻抗匹配电阻必须应用于所有单端信号，并且必须进行阻抗匹配。对于差分信号，100欧姆的终端阻抗匹配电阻必须应用于所有差分信号终端，如时钟和DQS信号。此外，所有匹配电阻必须拉至VTT并保持在50欧姆，ODT设置也必须保持在50欧姆。在DDR3的设计中，单端信号的终端匹配电阻可以有选择地设计到40至60欧姆之间的DDR3共模抑制比/碳纳米管阵列信号线，这已被证明具有许多优点。此外，被拉到VTT的终端匹配电阻器可能需要根据SI仿真结果的迹线阻抗做出不同的选择，并且其电阻值通常在30-70欧姆之间。然而，差分信号的阻抗匹配电阻总是100欧姆。互连和通信路径拓扑拓扑拓扑应用于DDR2和DDR3，其中信号DQ、DM和DQS是点对点互连，因此不需要拓扑结构。然而，在列之外，在多级dimms(双列直插式存储器模块)的设计中并非如此。在点对点模式下，通过ODT阻抗设置可以轻松实现阻抗匹配，从而实现波形完整性。对于ADDR/CMD/CNTRL和一些时钟信号，它们都需要多点互连，因此需要选择合适的拓扑结构。图2列出了一些相关的拓扑，其中飞跨拓扑是一种特殊的菊花链，它不需要长的连接线，有时甚至不需要短线。对于DDR3，所有这些拓扑都是适用的，但前提是路由应该尽可能短。飞跨拓扑在噪声处理中具有良好的波形完整性。然而，在需要6层以上的4层板上很难实现，而菊花链拓扑很容易在4层板上实现。此外，树形拓扑要求AB的长度非常接近AC的长度。考虑到波形的完整性和尽可能增加分支的走线长度，同事们必须满足板层的约束要求。在基于4板的DDR3设计中，最合理的拓扑是具有最少短截线的菊花链拓扑。对于DDR2-800，所有的拓扑都是适用的，只有一些不同。然而，菊花链拓扑已被证明在硅方面是有利的。对于两块以上的软件无线电存储器，通常根据不同的器件放置方式选择相应的拓扑结构。图3显示了具有不同放置模式的特殊设计拓扑。在这些拓扑中，只有模数转换器和数模转换器是最适合4层电路板的印刷电路板设计。然而，对于DDR2-800，所列出的拓扑能够满足波形完整性，而在DDR3的设计中，尤其是在1600 Mbps时，只有D能够满足该设计。在匹配时延时，时延的匹配通常采用长号法进行路由。此外，当布线过程中开关板层不可避免时，此时会添加一些过孔。不幸的是，当所有这些曲线迹线和带孔迹线被拉直成等长的理想迹线时，它们的时间延迟是不相等的。显然，长号法和直线法在时间延迟方面的区别是众所周知的，而通过孔的直线更为明显。当中心线长度相等时，长号线的时延小于直线的实际时延，而有通孔的线时延较大。有两种方法可以解决这种延迟。一种方法是在EDA工具中简单地执行精确的时间延迟匹配计算，然后控制迹线的长度。另一种方法是将失配程度降低到可接受的范围内。对于长号线，可以通过增加L3的长度来减小时延不等式，因为平行线之间存在耦合。通过SigXP模拟可以清楚地看到详细的结果，结果在不同的L3长度上会有不同的时间延迟。如果尽可能延长S的长度，时滞不等式可以更好地减小。对于微带线，L3是从走线到地面距离的7倍以上。长号线的时间延迟受其平行运行线之间耦合的影响。一种在不增加间距的情况下降低耦合度的方法是使用锯齿线。显然，锯齿线比长号线有更好的效果，但它需要更多的空间。由于各种原因可能导致不同的时延，在实际设计中，应借助于计算机辅助设计工具进行严格的计算，以控制路由的时延匹配。考虑图2中6层板上的过孔因素，当接地过孔靠近信号过孔时，必须考虑对时间延迟的影响。例如，顶层的微带线长度为150密耳，底层的微带线长度为150密耳，线宽为4密耳，通孔的参数为：圆筒直径=8密耳，直径=18密耳，反直径=26密耳。有三种方案可供比较。一个是，如果在由通孔互连的通孔附近没有通孔，则它的返回路径只能通过离通孔250密耳的印刷电路板边缘来提供。第二种是362密耳的微带线。第三，四个接地过孔围绕着一条信号线。图6示出了具有60欧姆常规线的S参数。从图中可以看出，信号过孔被四个接地过孔包围的S参数类似于连续的微带线，从而改善S21特性。由此可以看出，在信号过孔附近没有返回路径的情况下，信号过孔的阻抗将大大增加。在当今的高速系统中，延迟尤为重要。让我们做一个测试电路，类似于图5。驱动源是线性阻抗为60欧姆的梯形信号。信号的上升沿和下降沿均为100 ps，幅度为1V。该信号源与图6的三种模式一致，并以60欧姆的负载终止，该负载作为800兆赫的周期信号被激励。在0.5V时，我们观察从信号源到接收端的时间延迟，并显示它们之间的差异。结果如图7所示。图中仅显示了信号