半导体工艺技术 (2)ppt课件

1,半导体工艺技术,张晓波xbzhang三教2406,2512微电子实验室Tel:8880311813681100693,2,接触与互联将器件连接成特定的电路结构：金属线及介质的制作，使得金属线在电学和物理上均被介质隔离。,全局互连（Al）,局部互连（多晶硅,硅化物,TiN）,（IMD）,接触（contact）金属和硅的结合部通孔（via）用于连接不同层的金属连线金属间介质（IMD）钝化层（passivation）,（PMD）,3,后端工艺越来越重要占了工艺步骤中大部分影响IC芯片的速度,多层金属互连增加了电路功能并使速度加快,4,互连的速度限制可以作简单的估计,由全局互连造成的延迟可以表达为：,其中eox是介质的介电常数，K是边缘场效应的修正系数，r是金属线的电阻率,e,5,对IC金属化系统的主要要求,(1)金属和半导体形成低阻接触(2)低阻互连(3)与下面的氧化层或其它介质层的粘附性好(4)台阶覆盖好(5)结构稳定，不发生电迁移及腐蚀现象(6)易刻蚀(7)制备工艺简单,电学、机械、热学、热力学及化学,6,可能形成互连的导电材料,金属（metal）：lowresistivity多晶硅（polySi）：Mediumresistivity)硅化物（metalsilicides）：介于以上二者之间,7,8,定义：零偏压附近电流密度随电压的变化率,比接触电阻c的单位:Wcm2或m2接触电阻：,衡量欧姆接触质量的参数是比接触电阻c,重掺杂硅,金属线,接触面积A,金属Si之间，c在10-510-9Wcm2金属金属之间，c10-8Wcm2,9,欧姆接触,整流接触,金半接触,10,当金属与半导体之间的载流子输运以隧道穿透为主时，c与半导体的掺杂浓度N及金半接触的势垒高度qb有下面的关系qb在数值上等于金属费米能级上的电子进入半导体所需的能量。结论：要获得低接触电阻的金-半接触，必须减小金-半接触的势垒高度及提高半导体的掺杂浓度,11,形成欧姆接触的方式,低势垒欧姆接触：一般金属和p型半导体的接触势垒较低高掺杂欧姆接触,Al/n-typeSi势垒高度0.7eV需高掺杂欧姆接触,Al/p-typeSi势垒高度0.4eV,1.12eV,12,最常用的材料是Al：采用溅射淀积,Al金属化系统失效的现象Al的电迁移（Electromigration）Al/Si接触中的尖楔现象Cu正全面取代Al,铝互连技术,13,（1）铝的电迁移,当大密度电流流过金属薄膜时，具有大动量的导电电子将与金属原子发生动量交换，使金属原子沿电子流的方向迁移，这种现象称为金属电迁移电迁移会使金属原子在阳极端堆积，形成小丘或晶须，造成电极间短路；在阴极端由于金属空位的积聚而形成空洞，导致电路开路,Hillock,14,15,(2)Al/Si接触中的尖楔现象,1）硅和铝不能发生化学反应形成硅化物，但是退火温度下（400-500C），硅在铝中的固溶度较高（固溶度随温度呈指数增长），会有相当可观的硅原子溶解到Al中。2）退火温度下，Si在Al膜中的扩散系数非常大在薄膜晶粒间界的扩散系数是晶体内的40倍。3)Al和SiO2会发生反应：4Al+3SiO22Al2O3+3SiAl与Si接触时，Al可以“吃掉”Si表面的天然SiO2层(1nm)，使接触电阻下降；可以增加Al与SiO2的粘附性。SiO2厚度不均匀，会造成严重的尖楔现象。,16,铝的尖楔SEM照片,17,解决电迁移问题的方法在Al中加入0.54的Cu可以降低铝原子在晶间的扩散系数。但同时电阻率会增加！,18,金属硅化物作为接触材料,特点：类金属，低电阻率（4MV/cm）低漏电（450oC）良好的粘合强度低吸水性低薄膜应力高平坦化能力低热涨系数以及与化学机械抛光工艺的兼容性等等,Low-kintegration,21,22,Lowkpolymer,23,化学机械抛光CMP,1）随着特征尺寸的减小，受到光刻分辨率的限制：R，则l和/或NADOF下降！例如：0.25mm技术节点时，DOF208nm0.18mm技术节点时，DOF150nm,0.25mm后，必须用CMP才能实现表面起伏度200nm,必要性,24,2）可以减少金属在介质边墙处的减薄现象，改善金属互连性能,不平坦时的台阶覆盖问题,使用CMP之后,25,CMP,三个关键硬件：PolishingpadWafercarrierSlurrydispenser,26,接触和互连总结,金半接触类型：整流接触：n-SiM欧姆接触：p-SiAl,n+-Si/p+-SiM硅化物接触：低阻、欧姆接触,掺Cu/Si,阻挡层：TiN，金属硅化物,平坦化技术：CMP,27,MOS隔离技术栅结构及自对准技术铜互连技术先进CMOS集成工艺,工艺集成,28,MOSIC的基本隔离技术,MOS晶体管是自隔离，MOS可有较高的密度，但邻近的器件会有寄生效应。希望场区的VTF大，VTF要高于电源电压34V，保证寄生MOS管的电流小于1pA。器件间距近或温度升高均会使VTF下降。T从25125C，VTF下降2V。,29,MOSIC的基本隔离技术,增加场区VT的方法场氧化层增厚，是栅氧化层的710倍场氧化区下面增加掺杂浓度（Channel-stopimplant，沟道阻断注入）,30,1、LOCOS局部氧化隔离技术,(40nm),(80nm),50keV，11013cm-2,31,LOCOS工艺存在的问题,1）鸟嘴效果不利于集成度提高,2）表面不平整不利于光刻和薄膜淀积,32,改进的LOCOS工艺PBL（polybufferedLOCOS）,在LPCVDSi3N4前，先淀积一层多晶硅，让多晶硅消耗场氧化时横向扩散的O。鸟嘴可减小至0.1-0.2mm。,33,PBL,有利于集成度的提高减少Si3N4对硅衬底的应力,34,2、STI（ShallowTrenchInsulation）浅沟槽隔离,LOCOS、PBL可用于技术节点0.35-0.5mm；0.35mm必须使用STI,1）硅片清洗,2）垫底氧化（20nm）,35,3）LPCVD氮化硅（100nm）,4）隔离区光刻,5）浅沟槽刻蚀（0.5mm）,36,6）热生长氧化硅阻挡层（20nm）,7）场区沟道阻断注入,8）CVD氧化硅充填沟槽,37,9）CMP平坦化,10）刻蚀氮化硅退火致密化CVD氧化硅,38,现代STI技术（CMOS）,2）HDPCVD退火致密化,1）减少了沟道阻断注入,USG（Un-dopedSilicateGlass）：SiH4+O2+ArUSG+volatiles,39,3）CMP平坦化,4）回刻氮化硅和USG,40,栅结构及自对准技术,早期为SiO2金属栅（Al栅），随着集成度的提高，需要降低VT,采用多晶硅栅后，VT可以下降1.21.4V,多晶硅栅的其它优势：可以通过掺杂改变MS。如n-poly可以使VT下降1.1V，既工业界常用的双多晶栅dual-poly（n&p）工艺。多晶栅自对准技术，可以进一步提高集成度。,且Al不适合后期离子注入退火等高温铝栅也不利于减小源-漏区的串联电阻,41,1、多晶硅栅自对准技术,42,LDDspacer多晶硅自对准技术,1）LDD注入,2）边墙形成,43,3）离子注入退火,TiSi2，CoSi2，NiSi,自对准离子注入,44,SALICIDEProcess,(a)BasicMOSFETstructurefabricated,45,铜互连技术,Copper/LowkDualDamascene(DD)大马士革双镶嵌工艺,46,PVDCu籽晶层ECP（电镀）,47,先进SOICMOS集成工艺,SOI五层Cu互连结构,48,49,50,&Wafercleaning,51,&Wafercleaning,52,53,&alignment,exposure,PEB,developmentandinspection,mask0,54,StripPRandScreenOxideWafercleaning,55,PadthermaloxidationLPCVDNitride,56,57,PRcoatingandpre-baking,mask1,58,PEB,development&inspectionEtchpadoxideandnitride,59,StripPR&etchSi,60,61,62,Stripnitride&oxideWafercleaning,63,64,65,mask2,PRcoatingandpre-baking,maskalignment&exposure,PEB,developmentandinspection,66,67,68,69,70,mask3,PRcoatingandpre-baking,maskalignment&exposure,PEB,developmentandinspection,71,72,73,StripPR&sacrificialoxideWafercleaning,74,75,76,77,mask4,a-Sietching,PRcoatingandpre-baking,maskalignment&exposure,PEB,developmentandinspection,78,StripPR,wafercleaning,a-Siannealingandoxidation,oxide,79,80,mask5,PRcoatingandpre-baking,maskalignment&exposure,PEB,developmentandinspection,81,82,83,84,mask6,PRcoatingandpre-baking,maskalignment&exposure,PEB,developmentandinspection,85,86,87,88,89,90,mask7,PRcoatingandpre-baking,maskalignment&exposure,PEB,developmentandinspection,91,92,93,94,PRcoatingandpre-baking,maskalignment&exposure,PEB,developmentandinspection,mask8,95,96,97,98,Ar2Sputteringetching（SiO2及刻蚀清洗）,99,100,101,102,103,104,105,PRcoatingandpre-baking,maskalignment&exposure,PEB,developmentandinspection,mask8,106,+Nitride,107,108,Ar2sputteringetching,109,110,111,112,Ar2Sputteringetching,SOD=SpinOnDielectric,113,BulkC