08第二章6外部总线

第二章DSP的硬件结构（6）,2.10外部总线,1、外部总线接口信号,中断响应输出,PMST的AVIS=1时，内部程序地址出现在外部总线时IAQ有效,微状态完成,外部请求控制总线接口响应HOLD请求,读写选择外部数据准备好,I/O空间选择I/O设备选通,外部存储器选择外部存储器选通,外部数据总线外部地址总线,外部总线接口是一组并行接口/MSTRB和/IOSTRB信号相互排斥/PS、/DS和/IS信号彼此相互排斥R/W控制数据传递方向READY（外部数据准备好_输入信号）与片内可编程软件等待状态发生器一道，使CPU可与慢速存储器或I/O设备接口/HOLD和/HOLDA允许外部设备控制C54的外部资源如果PMST中的地址可见位AVIS=1，CPU执行指令时，内部程序存储器地址呈现在外部总线上，且/IAQ（指令地址采集信号）有效/MSC（微状态完成信号）与READY线相连，当内部软件等待状态发生器执行最后一个等待周期时，/MSC为低电平。平时为高电平。CPU寻址片内存储器时，外部数据总线呈高阻状态，地址总线、/PS、/IS、/DS保持先前状态，其它信号无效,2、外部总线优先级别,C54x片内多总线结构，可以单周期内同时寻址多个总线外部总线仅一组，每个机器周期只能寻址一次如果连续对外部存储器进行寻址，就有可能发生流水线冲突C54x已规定流水线各阶段操作的优先级别，自动缓解上述流水线冲突问题,根据流水线各个阶段操作的优先级别，访问数据空间比程序空间具有更高的优先权，写存储器比读存储器具有更高的优先权。在CPU所有的数据寻址完成以后，程序存储器取指操作才能开始。,程序流程,3、可编程软件等待状态发生器,目的：与片外慢速存储器或I/O设备接口产生等待状态的两种方法：（1）可编程软件等待状态发生器最多可使外部总线周期延长7个机器周期（C5402，C5410，C5420器件中是14个机器周期）（2）软件和硬件混合产生等待状态,软件等待状态发生器由软件等待状态寄存器（SWWSR）来设置,SWWSR每位的定义如下：,另外C549,C5402,C5410,C5420在存储器映射寄存器的002Bh单元的等待状态控制寄存器SWCR中有一个软件等待状态乘数因子位：SWSM,当SWSM=1时等待状态数乘以2，由7个扩展到14个。,STM2009，SWWSR20090010000000001001将在寻址I/O空间时插入2T，寻址数据空间时不插入等待状态，寻址程序空间时插入1T。,软件等待状态寄存器（SWWSR）的用法：,程序空间软件等待状态发产器,只有软件等待结束和READY都出现高电平采能解除WAIT,只有A和B都是1，F才会是1,4、分区切换逻辑,可编程分区切换逻辑的功能：C54x访问外部存储器过程中，当需要跨越外部的程序或数据空间分区界线进行寻址时，分区切换逻辑会自动的插入一个周期。分区切换控制寄存器（BSCR）,C54xDSP的分区转换机制在下列情况下会自动插入一个额外周期：一次程序（数据）存储器读操作之后，紧跟着对不同的存储器分区的另一次程序（数据）存储器读操作。一次程序存储器读操作之后，紧跟着对不同页进行另一次程序存储器读操作（适于C548、C549、C5402和C5420）当PS-DS=1时，一次程序(数据）存储器读操作之后，紧跟着一次数据（程序）存储器的读操作,数据存储器读操作之间的分区切换：,另1分区两次读数据,读数据,程序空间和数据空间之间的分区切换:,数据空间读,程序空间读,5、外部总线接口定时图,一个CLKOUT周期的定义：从一个下降沿到下一个下降沿C54x所有的外部总线寻址，都是在整数个CLKOUT周期内完成。某些不插入等待状态的外部总线寻址：存储器读操作1T存储器写操作2TI/O读或写操作2T如果存储器读操作后紧跟一次存储器写操作,或存储器写操作后紧跟一次存储器读操作，那么存储器读操作就要多花半个周期。,1、在存储器读/写数据的有效时段，存储器选通信号/MSTRB信号为低电平，其持续时间至少为一个CLKOUT周期。2、/MSTRB的前后都有一个CLKOUT的转变周期。3、在CLKOUT的转变周期内：/MSTRB为高电平；存储器R/W信号的变化，一定发生在CLKOUT的上升沿；存储器地址线的变化一般发生在CLKOUT的下降沿；只有两种情况下地址线的变化发生在CLKOUT的上升沿：前面是存储器写周期;前面是存储器读周期，紧跟的后面是存储器写或I/O读写/PS和/DS如果变化与地址线同时进行,存储器读-读-写连续操作时序图：,读指令-读指令-写数据连续操作,读指令-读指令-写数据连续操作时序图（插入一个等待周期）：,由于插入1个等待周期，程序读变为2个周期，数据写成了3个周期（SPRU313G),1、I/O的读写操作要持续2个周期；2、地址线的变化一般发生在CLKOUT下降沿，但是如果在I/O寻址前是一次存储器寻址，地址线的变化发生在CLKOUT上升沿；3、/IOSTRB低电平有效在CLKOUT的两个上升沿之间，持续一个周期。4、/IS如果变化与地址线同时进行5、考虑某些外设可以在读或写的过程中改变状态所以在与外设通讯时，地址的保持非常重要。,并行I/O口读-写-读操作时序图：,外部存储器和I/O存取操作时序图：,说明：1、如果I/O口读或写操作跟在一个存储器读或写操作之后，那么它们至少需要3个机器周期才能完成。2、如果存储器读操作跟在一个I/O读或写操作之后，那么它们需要2个周期才能完成。,Ref:spru131g.pdf,2.11复位和省电模式,一、复位1、/RS硬复位操作A、初始化寄存器ST0、ST1和PMSTST0：ARP=0TC=1C=1OVA=0OVB=0DP=0ST1：BRAF=0CPL=0XF=1HM=0INTM=1OVM=0SXM=1C16=0FRCT=0CMPT=0ASM=0PMST：IPTR=1FFHOVLY=0AVIS=0DROM=0CLKOFF=0,DROM=0(片内ROM-仅程序空间);OVLY=0(片内RAM-仅数据空间）,B、PC、MP/MC、SPPC=FF80hMP/MC与引脚的状态一致MP/MC=0从片内ROM开始执行MP/MC=1从片外ROM开始执行SP不进行初始化,复位期间，处理器进行以下操作：PMST中的中断向量指针IPTR设置成1FFH。PMST中的MP/MC位设置成与引脚MP/MC状态相同的值。PC设置为FF80H。扩展程序计数器XPC清0。无论MP/MC状态如何，用FF80H加载程序地址总线。外部数据线变为高阻态，控制线处于无效状态。ST1中的中断方式位INTM置1，关闭所有可屏蔽中断。中断标志寄存器IFR清0。产生同步复位信号，初始化外围电路。,C、C54x复位(/RS)后的外部总线定时:,(1)/RS变为低电平后4个机器周期，/PS、/MSTRB和/IAQ均变成高电平。(2)/RS变为低电平后5个机器周期，R/W变为高电平，数据总线变为高阻状态，地址总线上为FF80h。(3)器件进入复位状态。复位结束(/RS变成高电平)后的外部总线状态(l)RS变成高电平后5个机器周期，/PS变成低电平。(2)RS变成高电平后6个机器周期，/MSTRB和/IACK变成低电平。(3)RS变成高电平后6.5个机器周期，CPU准备读数并进入正常工作状态。,复位(/RS)后的外部总线定时图:,二、省电模式1、C54xDSP有多种省电工作模式，此时，器件进入暂停工作状态，功耗减小，且能保持CPU中的内容。当省电工作方式结束以后，CPU继续工作下去。,除了上面介绍的省电工作模式以外，C54x还有两种省电功能。一种是关闭外部总线：当不需要外部电路工作时，通过把分区转换控制寄存器（BSCR）的第0位（EXIO）置1，可以关断片内的外部接口时钟。另一种是关闭CLKOUT：利用软件把处理器工作方式状态寄存器PMST中的CLKOFF置1，从而关断CLKOUT的输出。,所以C54x有6种省电模式,IDLE3模式的唤醒执行IDLE3指令,启动IDLE3节电模式，PLL被完全暂停以减小功耗，当C54x跳出IDLE3模式时，CPU必须重新启动并锁定PLL。利用外部中断（/INTn、/NMI）和（/RS）来结束IDLE3省电工作方式“唤醒”IDLE3的时间50us（指从退出IDLE3省电工作方式、并重新启动PLL到锁定相位的时间）利用/INTn和/NMI启动时,要根据PLL乘数因子、锁定时间和时钟周期来计算减法计数器起始值，保证PLL有大于50us的锁定时间用复位方式“唤醒”IDLE3,不需要用减法计数器，PLL输出立即加到内部逻辑电路，所以要求/RS的低电平应大于50us,2、省电工作模式的唤醒：,通过/INTn或/NMI唤醒IDLE3模式时序图：,大于50us,减法计数器起始值,所需计数器初始值*PLL乘数=等效时钟周期等效时钟周期数*CLKOUT的周期（如:1/40MHz)50uSPLL减法计数器是一个8位计数器，每16个时钟减1。,3、保持模式：C54x的/HOLD和/HOLDA信号允许外部设备控制处理器片外的程序、数据和I/O空间，以进行DMA操作，C54xDSP进入保持模式，将外部地址、数据总线和控制信号置为高阻态。保持模式实现过程:（1）外设用/HOLD信号=0，向处理器发出保持请求。（2）经3个周期后，DSP发出/HOLDA低电平信号确认。（3）外部接口信号均呈高阻状态，C54x进入保持状态。（4）外部设备对C54x片外程序、数据和I/O空间进行DMA操作。（5）当/HOLD撤销2个周期(HM=0)或3个周期（HM=1)以后，程序从被暂停的指令处恢复执行。,3,保持模式的两种方式：(1)ST1的HM1，正常保持方式当/HOLD为低电平时，处理器停止执行程序，不响应中断，中断请求信号被挂起。(2)ST1的HM0，并行DMA操作方式当/HOLD为低电平时，处理器通过片内存储器（ROM或RAM）继续执行程序。仅当需要寻址外部存储器时，才进入保持状