VLS集成电路I设计方法

黑龙江大学电子工程学院VLSI论文报告课程名称： VLSI集成电路设计方法 专 业： 集成电路设计与集成系统 班 级： 集成二班 学 号： 20103664 学生姓名： 周 宁 VLSI电路的功耗分析及低功耗设计方法摘要：对电路进行了功耗分析，并讨论了低功耗的设计方法。关键词：功耗分析；低功耗设计技术一、功耗分析CMOS电路的功耗由三部分组成：泄漏电流,其大小主要取决于制造工艺,包括MOS管的体区与源、漏扩散区之间形成的寄生二极管的反偏电流和当栅压低于阂值电压VT时形成的亚阂值电流；短路电流,它是当输出发生变化期间形成的从电流到地的直流通路而产生的；负载的充、放电电流,这是由输出逻辑电平改变时电容负载的充放电现象形成的。寄生二极管泄漏电流大小与漏扩散区面积及泄漏电流密度有关,在1um脚工艺下其典型值为1pA；亚阂值泄漏电流与VGS(栅偏压)、VT及沟道宽长比等有关, 当（VGS-VT）大于几百毫伏时,其值基本上可忽略不计。但是,随着电源电压和MOS管阑值电压的下降,亚阂值电流也会随之增大。短路电流与输人信号的上升/下降时间、工作频率及负载等多个因素有关。比如,当空载时,短路电流最大；负载增大时, 短路电流就会减小。当适当选择栅的尺寸使得输人和输出的上升/下降时间近似相等时, 短路电流功耗只占总功耗的一小部分（一般不超过20%）。不过,在用很大的门驱动相对小的负载这种极端情况下,短路电流功耗所占比例将大幅度增加。用适当的器件/电路设计技术,通常可使得COMS电路的泄漏电流和短路电流控制在足够小的范围之内。因此,一般认为CMOS电路的功耗主要来自电容负载的充放电电流,这部分功耗(称为动态功耗)用数学式子可写成：P=1/2CVDD2E(sw)f(clk)其中C为节点电容,VDD为电源电压,E(sw)称为跳变频率(switching activity),它是电路在每1/f(clk)时间内产生的电平跳变(平均)次数,f(clk)是时钟频率。由上式可见,在工作频率一定的情况下,必须设法减少电容、电压或跳变频率, 才能达到低功耗的目的。由上述的功耗表达式表明,电源电压与功耗成二次平方关系,因此减小电压是降低功耗的有效措施。减少电源电压会影响电路的速度。特别是当VDD接近VT,时,电路延迟会急剧增加。一般认为,VDD最小也要控制在(2一3)Vt左右。为了弥补由于电源电压的下降引起的速度损失,一种做法是采用并行结构与管道结构(parallel and pipelined architecutures),另一做法是改变VT,因为减小VT可以允许电源电压降低时不会损失速度。VT究竟能取多少,还取决于噪声容限能否满足要求以及能否控制住亚阂值电流的增加。换句话说,考虑到噪声容限和亚阂值电流等因素的限制,VT实际上不能取得过小。通常情况下,CMOS电路的VT取在0.3V左右。动态功耗与负载电容成线性关系。因此,除了设法在低电压下工作外,减少电容(包括门电容及连线电容)也能使功耗降低。至于电容的估算,尽管有多种方法可用,但都只有在版图设计完成后才能做到较准确的估算。为了减少电容,通常的做法是用尽量少的门(通过逻辑最小化)和调整管子的尺寸来减少有源区的面积,并使连线尽量短(通过合理的布局布线)以减少连线电容。这里要特别强调互连线(interconnection)的影响,因为随着集成芯片向高密度高速度的方向发展,连线电容将成为影响电路时延和功耗的重要因素。从优化功耗的角度,我们希望电容越小越好, 然而考虑到其它的约束条件,电容实际上并不能随意地减少。举例来说,虽然减小晶体管的尺寸可使电容变小,但同时也削弱了晶体管的驱动能力从而使电路的延迟增加。除电源电压和电容外,跳变频率也影响着CMOS电路的动态功耗。电路内部即使含有大量电容,但如果没有开关动作,也就不消耗功率。跳变频率与电路输人的信号频率、具体的逻辑函数以及输人信号间的时间/空间相关程度等诸多因素有关,计算起来十分困难。如何快速准确地估算跳变频率,已成为功耗估算的主要难点之一。二、低功耗设计流程影响现代设计方法学的三个要素为功耗、面积和时序。下一代集成电路设计的两大挑战是: 芯片功耗和工艺参数变化。由于现代半导体技术的日益进步和复杂性的增加, 需要对IC的设计技术和支持工具进行根本性的变革。高层次的抽象是现在设计的基础。一个典型的数字电路设计流程是: 假定设计描述是用一种高层次描述语言( VHDL,Verilog,Java,C+,等等),然后对这个设计进行一系列的变换(软硬件划分、架构搜索、IP核选择、块设计/综合/整合和通信设计)。前端设计的结果就是实现可用于RTL级的架构描述, 后端设计的主要任务是RTL结构和架构优化(数据路径、内存、总线、时钟树、功耗分布、测试结构等)。为了达到功耗优化, 低功耗的考虑必须加入到设计的各个层次中去。低功耗设计依赖多个层次, 而且高层次优化的效果比较明显。因此,功耗敏感的设计需要引入每一个设计层次。为了达到这个目的, 必须进行精确的功耗估计。功耗估计器是低功耗设计的有力工具。图所示为一个考虑功耗的数字电路设计流程：三、低功耗设计方法自己的一些看法在集成电路的快速发展过程中，CMOS电路的大规模使用，得益于它的低功耗特性。以下是我对低功耗设计的一些看法。1、动态功耗优化方法动态功耗是集成电路工作中的主要耗能部分，它产生于电路从一种稳定的工作状态突然转变到另一种稳定状态的过程中。如何优化动态功耗，是摆在我们面前的一个难题。1)降低电源电压。由于电源电压的平方与动态功耗成正比关系，那么降低电源电压将是减少、优化电路功耗的最有效方法。相比其他降低动态功耗方法而言，降低电源电压的效果更为显著，因其针对的整个芯片，而不仅针对某一个单元，并且在不改变电路结构的情况下便可实现低功耗设计的目的。2)降低负载电容。动态功耗与负载电容也成正比，因而，降低负载电容也是优化、降低动态功耗的一个重要途径。在CMOS集成电路中，电容主要有两部分组成，一部分是与器件工艺有关的器件栅电容和节点电容：另一部分是连线电容。降低负载电容不仅能降低集成电路的动态功耗，还能够提高集成电路的运行速度。值得注意的是，为了降低负载电容，在用器件是可以选择小的器件，同时，在设计是也要减少连线长度。3)降低开关活动性跳变率。动态功耗除了与电源电压、负载电容成正比例，还与电路的工作频率、单位时间内信号在高低电平之间的跳变次数成比例。但在实际的设计中，采取降低工作频率的做法是不可取的，但可考虑从降低开关活动性跳变率入手，众所周知，当信号活动性为零时，即使负载电容很大， 电路也不消耗能量。因而，在具体的工作实践中，当电路的某个系统或模块不工作，处于休眠状态时，可以试着将这些系统的的时钟屏蔽，这样可以停止部分电路的工作和翻转，从而起到了减少电路功耗的作用。然而，值得注意的是，在CMOS集成电路中，存在相当一部分伪跳变，伪跳变对电路工作没有任何作用，反而因其占据了一定的开关活动性，使得电路系统功能自白损失。另外， 伪跳变可以向下一级电路传播，传播经过的系统单位越多，造成的功耗便越多。因此，在降低开关活动性跳变率的同时，可以采取缩短传播长度，消除伪跳变。2、静态功耗优化技术从理论角度来讲，在电路稳定状态下CMOS集成电路没有从电源到地的直接路径，因而不会产生静态功耗，然而，实际情况下，在MOS管会出现两种漏电流分量，一种是由反偏二极管和寄生场效应晶体管形成的反向漏电流；一种是由弱反型晶体管中源极和漏极之问的扩散引起的亚阂值电流 这两种电流都不为零，所以影响了总的电路功耗，这样形成了功耗被称为静态功耗。1)阈值电压对漏电流的影响。降低电源电压能够是集成电路的功耗迅速减少。但需注意的是，这样也延长了电路运行的时间。同时从以上阐述的动态功耗优化技术中也可得知， 电源电压是影响功耗的最大因素之一。因此，为了降低动态电压，我们可以降低MOS管的阈值电压，以此达到降低动态功耗的效能。然而，阈值电压的降低造成了亚阈值电流的急速增长， 由此，产生的电路静态功耗也相应随之增长。从实际情况来看，这种现象已不容忽视。现实做法是，在集成电路设计上，为降低亚阈值电流，通常采取多阈值技术。一方面在保证电路性能的同时，另一方面也能减少电路的的漏电流，从而降低电路的静态功耗。2)闽值电压的调节方法。阈值电压的调节方法要根据实际情况而定，当使用掺杂方法时，它的优点是能利用掩膜编程调节器件的闽值，由于每多一种闽值需要增加一张掩膜，采取该种方法，增加了制造成本。当使用偏压方法时，虽没有增加成本，但增加了电源布线的复杂度，不太适合单个器件，反而比较适合管子较多时的功耗优化设计。结合一些参考的资料和数字集成电路中所学的知识，也了解到一些总线和时钟对CMOS电路的一些影响。1、总线某些CMOS集成电路设计中会存在相当数量的总线。由于总线会带来大负载、大电阻等不利效应，因此，数据总线是功耗的一个重要来源， 占整个芯片总功耗的1520。为了避免造成严重的功耗，可以对数据路径进行合理布局，同时也可使用产生较低功耗的局部总线。2、门控时钟在对CMOS集成电路进行设计时，要注意到时钟树消耗的功耗。为了降低这一部分的消耗，我们可以采用门控时钟，让一些暂时不需工作的器件处于非触发状态，通过减少工作时间来减少不必要的功耗。同时，在设置门控时钟时，要注意到它不是针对某个特定的触发器，避免在时钟间造成不必要的时间差。以上就是我的一些看法，随着集成电路的广泛使用，人们在关注设备运行速度的同时，也逐渐关注到电路的功耗，高性能，低功耗的集成电路设计已日益成为电路设计的目标。参考文献：1 Mary Jane Irwin, Low Power Design for System on a chip design, In: ASIC/SOC Conference, 1999. Proceedings. Twelfth Annual IEEE International, 1999, 422-422. 2 L.Benini, M.Favalli, and B.Ricco, Analysis of Hazard Contributions to Power Dissipation in CMOS ICs, International Workshop on Low-Power Design, 27-32, 1994. 3 Small C. Shrinking devices put the squeeze on system packaging. EDN, 39(4):41-46,1994. 4 A. Stratakos. “High-Efficiency, Low-Voltage dc-dc Conversion for Portable Applications”, Ph.D thesis, Univ.California, Berkeley, CA, 1999 5 I. Hong, M. Potkonjak, M. Srivastava, On-Line Scheduling of Hard Real-Time Tasks on Variable Voltage Processors. International Conference on Computer-Aided Design, pp. 653-656, Nov. 1998. 6 T. Okuma, T. lshihara, H. Yasuura, Real-Time Task Scheduling for a Variable Voltage Processor. DAC, pp. 176-181, June 1998. 7 Intel. Pulished in IC Insights Inc.2003 Technology Trends. 8 乔长阁，孔天明，夏阳等.最小面积电源和地线网络的设计.