数字电子技术Chart-4

时序逻辑电路分析与设计,第4章,主要内容,4.1同步时序逻辑电路分析4.2同步时序逻辑电路的设计4.3计数器及其应用4.4寄存器及其应用,同步时序逻辑电路的分析与设计；集成计数器的使用、N进制计数器的构建；移位寄存器的应用。,本章重点,4,4.1同步时序逻辑电路分析,电路图,驱动方程输出方程,状态方程,状态图、状态表或时序图,判断电路逻辑功能,1,2,3,5,4.1.1同步时序逻辑电路的分析步骤：,计算,4,例4.1,输出方程：,驱动方程：,1,写方程式,4.1.2同步时序逻辑电路的分析举例,2,求状态方程,JK触发器的特性方程：,将各触发器的驱动方程代入，即得电路的状态方程：,3,计算、列状态表,000,001,010,011,100,101,110,111,001,011,101,111,000,010,100,110,0,0,0,0,1,1,0,0,4,画状态图、时序图,状态图,5,电路功能,时序图,有效循环的6个状态在时钟脉冲CP的作用下，按下面的规律变化，即：000001011111110100000从对脉冲计数的角度来讲，该电路可认为是一个六进制计数器。,10,4.1.2同步时序逻辑电路的分析举例,例4.2,输出方程：,驱动方程：,1,写方程式,2,求状态方程,T触发器的特性方程：,将各触发器的驱动方程代入，即得电路的状态方程：,3,计算、列状态表,4,5,电路功能,画状态图时序图,X=0时，电路进行加1计数。,4进制可逆计数器。,X=1时，电路进行减1计数。,Y可理解为进位或借位端。,14,分析下图所示同步时序逻辑电路，试画出在CP时钟脉冲信号作用下，电路L1L4的波形图，并确定电路逻辑功能。（设各触发器初态均为0）,输入信号,输出信号,1）写出各触发器的驱动方程。,4.1.2同步时序逻辑电路的分析举例,例4.3,15,2）求出电路状态方程,16,3）求输出方程,17,4）列出其状态转换表，画出状态转换图和波形图,状态转换表,18,状态图,波形图（略）,19,5）电路自启动能力的确定,本电路具有自启动能力。,20,4.2同步时序逻辑电路的设计,根据设计要求和给定条件建立原始状态图；状态化简，求出最简状态图；状态编码（状态分配）；确定触发器的类型和个数；求出电路的状态方程，驱动方程和输出方程；画出逻辑图并检查自启动能力。,一般步骤：,例4.4,1,建立原始状态图,设计一个按自然态序变化的7进制同步加法计数器，计数规则为逢七进一，产生一个进位输出。,状态化简,2,状态分配,3,已经最简。,已是二进制状态。,4,选触发器，求输出、状态、驱动方程,因需用3位二进制代码，选用3个CP下降沿触发的JK触发器，分别用FF0、FF1、FF2表示。,输出方程：,状态方程,不化简，以便使之与JK触发器的特性方程的形式一致。,比较，得驱动方程：,电路图,5,检查电路能否自启动,6,将无效状态111代入状态方程计算：,可见111的次态为有效状态000，电路能够自启动。,设计一个串行数据检测电路，当连续输入3个或3个以上1时，电路的输出为1，其它情况下输出为0。例如：输入X101100111011110输入Y000000001000110,例4.5,1,建立原始状态图,S0,S1,S2,S3,设电路开始处于初始状态为S0。,第一次输入1时，由状态S0转入状态S1，并输出0；,1/0,X/Y,若继续输入1，由状态S1转入状态S2，并输出0；,1/0,如果仍接着输入1，由状态S2转入状态S3，并输出1；,1/1,此后若继续输入1，电路仍停留在状态S3，并输出1。,1/1,电路无论处在什么状态，只要输入0，都应回到初始状态，并输出0，以便重新计数。,0/0,0/0,0/0,0/0,原始状态图中，凡是在输入相同时，输出相同、要转换到的次态也相同的状态，称为等价状态。状态化简就是将多个等价状态合并成一个状态，把多余的状态都去掉，从而得到最简的状态图。,状态化简,2,状态分配,3,所得原始状态图中，状态S2和S3等价。因为它们在输入为1时输出都为1，且都转换到次态S3；在输入为0时输出都为0，且都转换到次态S0。所以它们可以合并为一个状态，合并后的状态用S2表示。,S0=00S1=01S2=10,卡诺图？,4,选触发器，求时钟、输出、状态、驱动方程,选用2个CP下降沿触发的JK触发器，分别用FF0、FF1表示。采用同步方案，即取：,输出方程,状态方程,比较，得驱动方程：,电路图,5,检查电路能否自启动,6,将无效状态11代入输出方程和状态方程计算：,电路能够自启动。,31,设计一个串行数据检测器。电路的输入信号是与时钟脉冲同步的串行数据X，输出信号为Z；要求电路在X信号输入出现101序列时，输出信号Z为1，否则为0。输入信号X序列及相应输出信号Z的波形示意图如图所示。,解：,(1)画出原始状态转换图。,(输入序列不允许重迭),例4.6,32,解：,(1)画出原始状态转换图。,定义电路的状态：,S0电路的初始状态,S1X输入1后，电路的状态,S2X输入10后S3X输入101后,33,列出原始状态转换表：,(2)状态化简,(3)状态编码,S0=00S1=01S2=10,34,(4)确定触发器的类型和个数：,采用两个D触发器。,(5)求电路的状态方程，触发器驱动方程和输出方程,Q2n+1、Q1n+1、Z作为输出函数,将X、Q2n、Q1n作为输入变量，,35,画出触发器Q2n+1、Q1n+1的卡诺图,(Qn+1=D),求触发器的驱动方程,36,求输出方程,37,(6)画出逻辑图,38,（7）检查自启动能力,无效状态,电路的输出Z有错！,39,修改输出方程,建议：为了避免输出信号出现错误，最好将无关项不画在包围圈内。,40,(8)修改后的逻辑图,41,据题意可直接由波形图画出电路状态图。,解：,(1)确定触发器的类型和个数,选择3个上升沿触发的JK触发器。,试设计一个同步时序电路，要求电路中触发器Q0、Q1、Q2及输出Y端的信号与CP时钟脉冲信号波形满足下图所示的时序关系。,例4.7,42,(2)写出电路的状态方程、驱动方程和输出方程,求状态方程：,43,求驱动方程：,K0=1,J1=Q0n,(3)画出逻辑图,K2=1,K1=Q0n,44,（4）检查自启动能力,无效状态,修改输出方程：,电路的输出Y有错！,45,检查自启动能力,电路具备自启动能力,46,修改后的逻辑图,在数字电路中，能够记忆输入脉冲个数的电路称为计数器。,计数器,二进制计数器,十进制计数器,N进制计数器,加法计数器,同步计数器,异步计数器,减法计数器,可逆计数器,加法计数器,减法计数器,可逆计数器,二进制计数器,十进制计数器,N进制计数器,4.3计数器及其应用,4.3.1计数器的分类,1、二进制异步计数器,3位二进制异步加法计数器,状态图,选用3个CP下降沿触发的JK触发器，分别用FF0、FF1、FF2表示。,输出方程：,4.3.2二进制计数器,时钟方程：,时序图,FF0每输入一个时钟脉冲翻转一次，,FF1在Q0由1变0时翻转，,FF2在Q1由1变0时翻转。,3个JK触发器都是在需要翻转时就有下降沿，不需要翻转时没有下降沿，所以3个触发器都应接成T型。,驱动方程：,电路图,3位二进制异步减法计数器,状态图,选用3个CP下降沿触发的JK触发器，分别用FF0、FF1、FF2表示。,输出方程：,时钟方程：,时序图,FF0每输入一个时钟脉冲翻转一次，,FF1在Q0由0变1时翻转，,FF2在Q1由0变1时翻转。,3个JK触发器都是在需要翻转时就有下降沿，不需要翻转时没有下降沿，所以3个触发器都应接成T型。,驱动方程：,电路图,二进制异步计数器级间连接规律,2、二进制同步计数器,3位二进制同步加法计数器,选用3个CP下降沿触发的JK触发器，分别用FF0、FF1、FF2表示。,状态图,输出方程：,4.3.2二进制计数器,时序图,FF0每输入一个时钟脉冲翻转一次。,FF1在Q0=1时，在下一个CP触发沿到来时翻转。,FF2在Q0=Q1=1时，在下一个CP触发沿到来时翻转。,电路图,由于没有无效状态，电路能自启动。,推广到n位二进制同步加法计数器,驱动方程,输出方程,3位二进制同步减法计数器,选用3个CP下降沿触发的JK触发器，分别用FF0、FF1、FF2表示。,状态图,输出方程：,时序图,FF0每输入一个时钟脉冲翻转一次。,FF1在Q0=0时，在下一个CP触发沿到来时翻转。,FF2在Q0=Q1=0时，在下一个CP触发沿到来时翻转。,分频功能？,电路图,由于没有无效状态，电路能自启动。,推广到n位二进制同步减法计数器,驱动方程,输出方程,3位二进制同步可逆计数器,输出方程,电路图,4位集成二进制同步加法计数器74LS161/163,161功能表（P108）,双4位集成二进制同步加法计数器CC4520,CR=1时，异步清零。,CR=0、EN=1时，在CP脉冲上升沿作用下进行加法计数。,CR=0、CP=0时，在EN脉冲下降沿作用下进行加法计数。,CR=0、EN=0或CR=0、CP=1时，计数器状态保持不变。,4位集成二进制同步可逆计数器74LS191,4位集成二进制异步加法计数器74LS197,选用4个CP下降沿触发的JK触发器，分别用FF0、FF1、FF2、FF3表示。,1、十进制同步计数器,状态图,输出方程：,十进制同步加法计数器,4.3.3非二进制计数器,状态方程,电路图,比较，得驱动方程：,将无效状态10101111分别代入状态方程进行计算，可以验证在CP脉冲作用下都能回到有效状态，电路能够自启动。,十进制同步减法计数器,选用4个CP下降沿触发的JK触发器，分别用FF0、FF1、FF2、FF3表示。,状态图,输出方程：,状态方程,次态卡诺图,比较，得驱动方程：,将无效状态10101111分别代入状态方程进行计算，可以验证在CP脉冲作用下都能回到有效状态，电路能够自启动。,电路图,十进制同步可逆计数器,集成十进制同步计数器,集成十进制同步加法计数器74160、74162的引脚排列图、逻辑功能示意图与74161、74163相同，不同的是，74160和74162是十进制同步加法计数器，而74161和74163是4位二进制（16进制）同步加法计数器。此外，74160和74162的区别是，74160采用的是异步清零方式，而74162采用的是同步清零方式。74190是单时钟集成十进制同步可逆计数器，其引脚排列图和逻辑功能示意图与74191相同。74192是双时钟集成十进制同步可逆计数器，其引脚排列图和逻辑功能示意图与74193相同。,选用4个CP上升沿触发的D触发器，分别用FF0、FF1、FF2、FF3表示。,2、十进制异步计数器,状态图,输出方程：,十进制异步加法计数器,时序图,时钟方程,FF0每输入一个CP翻转一次，只能选CP。,选择时钟脉冲的一个基本原则：在满足翻转要求的条件下，触发沿越少越好。,状态方程,比较，得驱动方程：,电路图,将无效状态10101111分别代入状态方程进行计算，可以验证在CP脉冲作用下都能回到有效状态，电路能够自启动。,十进制异步减法计数器,选用4个CP上升沿触发的JK触发器，分别用FF0、FF1、FF2、FF3表示。,状态图,输出方程：,时序图,时钟方程,FF0每输入一个CP翻转一次，只能选CP。,选择时钟脉冲的一个基本原则：在满足翻转要求的条件下，触发沿越少越好。,状态方程,比较，得驱动方程：,电路图,将无效状态10101111分别代入状态方程进行计算，可以验证在CP脉冲作用下都能回到有效状态，电路能够自启动。,集成十进制异步计数器74LS90,用同步清零端或置数端归零构成N进置计数器,用异步清零端或置数端归零构成N进置计数器,（1）写出状态SN-1的二进制代码。（2）求归零逻辑，即求同步清零端或置数控制端信号的逻辑表达式。（3）画连线图。,（1）写出状态SN的二进制代码。（2）求归零逻辑，即求异步清零端或置数控制端信号的逻辑表达式。（3）画连线图。,1.用集成计数器构成任意N进制计数器,在前面介绍的集成计数器中，清零、置数均采用同步方式的有74LS163；均采用异步方式的有74LS193、74LS197、74LS192；清零采用异步方式、置数采用同步方式的有74LS161、74LS160；有的只具有异步清零功能，如CC4520、74LS190、74LS191；74LS90则具有异步清零和异步置9功能。,4.3.4计数器的应用,用74LS161来构成一个十二进制计数器。,SNS121100,D0D3可随意处理,D0D3必须都接0,SN-1S111011,例4.8,用74LS163来构成一个十二进制计数器。（1）写出状态SN-1的二进制代码。,（3）画连线图。,SN-1S12-1S111011,（2）求归零逻辑。,D0D3可随意处理,D0D3必须都接0,例4.9,提高归零可靠性的方法:,计数器容量的扩展,异步计数器一般没有专门的进位信号输出端，通常可以用本级的高位输出信号驱动下一级计数器计数，即采用串行进位方式来扩展容量。,100进制计数器,60进制计数器,64进制计数器,同步计数器有进位或借位输出端，可以选择合适的进位或借位输出信号来驱动下一级计数器计数。同步计数器级联的方式有两种，一种级间采用串行进位方式，即异步方式，这种方式是将低位计数器的进位输出直接作为高位计数器的时钟脉冲，异步方式的速度较慢。另一种级间采用并行进位方式，即同步方式，这种方式一般是把各计数器的CP端连在一起接统一的时钟脉冲，而低位计数器的进位输出送高位计数器的计数控制端。,12位二进制计数器（慢速计数方式）,12位二进制计数器（快速计数方式）,在此种接线方式中，只要片1的各位输出都为1，一旦片0的各位输出都为1，片2立即可以接收进位信号进行计数，不会像基本接法中那样，需要经历片1的传输延迟，所以工作速度较高。这种接线方式的工作速度与计数器的位数无关。,序列信号是在时钟脉冲作用下产生的一串周期性的二进制信号。用计数器辅以数据选择器可以方便地构成各种序列发生器。构成的方法如下：（1）构成一个模P计数器。（2）选择适当的数据选择器，把欲产生的序列按规定的顺序加在数据选择器的数据输入端，把地址输入端与计数器的输出端适当地连接在一起。,4.3.4计数器的应用,2.组成分频器,3.组成序列信号发生器,前面提到过，模N计数器进位输出端输出脉冲的频率是输入脉冲频率的1/N，因此可用模N计数器组成N分频器。,试用计数器74161和数据选择器设计一个01100011序列发生器。,例4.10,解：由于序列长度P=8，故将74161构成模8计数器，并选用数据选择器74151产生所需序列，从而得到电路如下。,脉冲分配器也称顺序脉冲发生器或节拍脉冲发生器，是数字系统中定时部件的组成部分，一般由计数器（包括移位寄存器型计数器）和译码器组成。作为时间基准的计数脉冲由计数器的输入端送入，译码器即将计数器状态译成输出端上的顺序脉冲，使输出端上的状态按一定时间、一定顺序轮流为1，或者轮流为0。前面介绍过的环形计数器的输出就是顺序脉冲，故可不加译码电路即可直接作为顺序脉冲发生器。,4.3.4计数器的应用,4.组成脉冲分配器,下图为一个由计数器74161和译码器74138组成的脉冲分配器。74161构成模8计数器，输出状态Q2Q1Q0在000111之间循环变化，从而在译码器输出端Y0Y7分别得到顺序输出的脉冲序列。,在数字电路中，用来存放二进制数据或代码的电路称为寄存器。,寄存器是由具有存储功能的触发器组合起来构成的。一个触发器可以存储1位二进制代码，存放n位二进制代码的寄存器，需用n个触发器来构成。,按照功能的不同，可将寄存器分为基本寄存器和移位寄存器两大类。基本寄存器只能并行送入数据，需要时也只能并行输出。移位寄存器中的数据可以在移位脉冲作用下依次逐位右移或左移，数据既可以并行输入、并行输出，也可以串行输入、串行输出，还可以并行输入、串行输出，串行输入、并行输出，十分灵活，用途也很广。,4.4移位寄存器,4.4.1基本寄存器,1、单拍工作方式基本寄存器,无论寄存器中原来的内容是什么，只要送数控制时钟脉冲CP上升沿到来，加在并行数据输入端的数据D0D3，就立即被送入进寄存器中，即有：,2、双拍工作方式基本寄存器,1、单向移位寄存器,并行输出,4位右移移位寄存器,时钟方程：,驱动方程：,状态方程：,4.4.2移位寄存器,并行输出,4位左移移位寄存器,时钟方程：,驱动方程：,状态方程：,单向移位寄存器具有以下主要特点：（1）单向移位寄存器中的数码，在CP脉冲操作下，可以依次右移或左移。（2）n位单向移位寄存器可以寄存n位二进制代码。n个CP脉冲即可完成串行输入工作，此后可从Q0Qn-1端获得并行的n位二进制数码，再用n个CP脉冲又可实现串行输出操作。（3）若串行输入端状态为0，则n个CP脉冲后，寄存器便被清零。,2、双向移位寄存器,M=0时右移,M=1时左移,3、集成双向移位寄存器74LS194,1、串并转换,4.4.3移位寄存器的应用,2、并串转换,3、脉冲节拍延时,4、实现任意模值M的计数分频器,结构特点,即将FFn-1的输出Qn-1接到FF0的输入端D0。,工作原理,根据起始状态设置的不同，在输入计数脉冲CP的作用下，环形计数器的有效状态可以循环移位一个1，也可以循环移位一个0。即当连续输入CP脉冲时，环形计数器中各个触发器的Q端或端，将轮流地出现矩形脉冲。,4.4.3移位寄存器的应用,（1）环形计数器,能自启动的4位环形计数器,状态图,由74LS194构成的能自启动的4位环形计数器,时序图,计数特点：环形计数器的模M=触发器数。优点：电路结构简单；电路状态不需译码；缺点：电路状态利用率低，2n个状态只用了n个。,（1）环形计数器,（2）扭环形计数器,结构特点,状态图,能自启动的4位扭环形计数器,计数特点：n个触发器可以构成2n分频器。优点：电路简单；在将电路状态译码时不会产生竞争冒险现象（这是由于电路在每次状态转换时只有一位触发器改变状态）；状态利用率较高，用n位移位寄存器构成的扭环形计数器可以得到含2n个有效状态的循环。缺点：电路状态需译码逻辑；用触发器较多，有2n-2n个状态没有使用。,（2）扭环形计数器,4.5脉冲波形的产生与整形,矩形脉冲的重要性获取矩形脉冲的两种常见途径用多谐振荡器直接产生用整形电路对已有的周期性变化的波形整形产生整形电路1：施密特触发器整形电路2：单稳态触发器用门电路和555定时器均可以构成施密特触发器、单稳态触发器和多谐振荡器。,脉冲周期T脉冲幅度Vm和脉冲宽度tw上升时间tr和下降时间tf占空比q,4.5.1555定时器,555定时器将模拟与逻辑功能巧妙地组合在一起，具有结构简单、使用电压范围宽、工作速度快、定时精度高、驱动能力强等优点。555定时器配以外部元件，可以构成多种实际应用电路。广泛应用于产生多种波形的脉冲振荡器、检测电路、自动控制电路、家用电器以及通信产品等电子设备中。,4.5.1555定时器,1555定时器的分类,1、按照内部元件不同双极型单极型2、按单片电路中定时器的个数单时基定时器双时基定时器,2.555定时器的电路组成,一般由分压器、比较器、触发器及输出等四部分组成。,供电电源，取值范围是4.516V,电压控制端,高电平触发端,低电平触发端,复位端，低电平有效,输出端,放电端,3.555定时器的功能,4.5.2多谐振荡器,多谐振荡器是一种自激振荡器，一旦起振之后，电路没有稳态，只有两个暂稳态，且做交替变化，输出连续的矩形脉冲信号，因此它又称作无稳态电路，常用来做脉冲信号源。,1用555定时器构成的多谐振荡器,1）电路组成及工作原理,用555定时器构成的多谐振荡器的电路及输出端的波形,2）振荡频率的估算,（1）电容充电时间T1,（2）电容放电时间T2,（3）电路振荡周期T,（4）电路振荡频率f,（5）输出波形占空比q,2占空比可调的多谐振荡器电路,4.5.3施密特触发器,1施密特触发器的特点,1）触发信号UI可以是变化缓慢的模拟信号，当UI到达某一电平值时，输出电压UO发生突变。2）输入信号UI从低电平上升过程中，电路状态转换时对应的输入电平，与UI从高电平下降过程中电路状态转换时对应的输入电平不同。,利用上述两个特点，施密特触发器不仅能将边沿缓慢变化的信号波形整形为边沿陡峭的矩形波，还可以将叠加在矩形脉冲高、低电平上的噪声有效地清除。,2用555定时器构成的施密特触发器,1）电路组成及工作原理,注：（a）图中，R、VCC2构成另一输出端vo2，其高电平可以通过改变VCC2进行调节。,2）施密特触发器的电压传输特性和主要参数,主要参数：,（1）上限阈值电压VT+,（3）回差电压（滞回电压）VT,（2）下限阈值电压VT-,注：若在电压控制端CO（5脚）外加电压VS，则将有VT+=VS、VT-=VS/2、VT=VS/2，而且当改变VS时，它们的值也随之改变。,3施密特触发器的应用,1）用作整形电路把不规则的输入信号整形成为矩形脉冲，如下图所示。,2）用作波形变换把周期性变化的非矩形波整形成为矩形脉冲，如下图所示。,4.5.4单稳态触发器,单稳态触发器的特点：第一，有一个稳定状态和一个暂稳状态；第二，在外来触发脉冲作用下，能够由稳定状态翻转到暂稳状态；第三，暂稳状态维持一段时间后，将自动返回到稳定状态。暂稳态时间的长短，与触发脉冲无关，仅决定于电路本身的参数。单稳态触发器的应用：定时（产生一定宽度的脉冲）整形（把不规则的波形转换成等宽、等幅的脉冲）延时（将输入信号