verilog 12位超前进位加法器

12位流水线加法器的设计2016311030103吴昊1 .实验目的用verilog实现12位流水线加法器2 .实验原理12位加法器是3个4位加法器串联连接而成的。 如果每个4位加法器具有100ns的吞吐量延迟，则该结构的最大延迟时间为300ns。 在同步电路中，这样的构成是为了所有的动作都以相同的时钟周期进行。 本文采用另一种流水线结构，将该处理过程分配给多个时钟周期，能够以更高的吞吐量进行操作。 速度和物理资源的折中保证了这种方法是可行的。流水线结构包括在数据输入寄存器IR和输出寄存器OR之间的传播寄存器PR1和PR2。 由于该结构使数据串行化，因此在某一时钟周期中，进位仅能够以1/3的数据路径传播。 输入数据路径接口同步地向运算单元提供完整的输入字，但此时仅形成低位4位的数据字节之和。 然后，将该“和”与其左侧的数据一起存储在20位内部寄存器PR1中。 在下一时钟循环中，形成中4位数据字节的和，将其作为低4位的和并且将其与该循环的进位一起存储在PR2中。 在第三时钟周期中，形成高4位数据字节的和，并且将低4位和中4位数据字节的和输出进位一起存储在12位输出寄存器OR中。 利用这种内部寄存器，流水线单元可以以三倍于成本产生频率的平均频率操作。 最初的延迟周期后，每100ns在单元的输出侧出现一个新和。12位加法器流水线结构：3. Verilog代码源代码：模块添加12 (a，b，c_in，c_out，sum，clock )input 11:0 a，b；输入c _ in，时钟；output 11:0 sum；output c_out；reg 24:0 IR；reg 20:0 PR1；reg 16:0 PR2；reg 12:0 OR；wire 3:0 A，c，e；wire B，d，f；阿assignc_out，sum=OR；add4 wh1(A，b，IR4:1，IR8:5，IR0 ) .add4 wh2(C、d、PR18:5、PR112:9、PR14 )add4 wh3(E、f、PR212:9、PR216:13、PR28 )always (posedge时钟)beginIR0=c_in；IR4:1=a3:0；IR8:5=b3:0；IR123336509=a73336504；IR1633363013=b73336304；IR2033365017=a113336508；IR24:21=b11:8；PR13:0=A；PR14=B；pr183336505=ir123336509；pr1123336509=ir1633365013；pr11633365013=ir2033365017；PR120:17=IR24:21；PR27:4=C；PR28=D；PR23:0=PR13:0；pr2123336509=pr11633365013；pr2 1633365013 =pr1 2033365017 ；OR11:8=E；OR12=F；OR7:0=PR27:0；结束结束模块4位超前进位加法器模块：模块添加4 (sum，c_out，a，b，c_in )output 3:0 sum；output c_out；input 3:0 a；input 3:0 b；input c_in；wire 3:0 g=ab；wire 3:0 p=ab；wire c1、c2、c3、c4；阿assignc1=(p0c_in)|g0，C2=(p 1 p 0 c _ in )|(p 1 g 0 )|g 1c3=g 2|(p 2 g 1 )|(p 2 p 1 g 0 )|(p 3 p 2 p 1 p 0 c _ in )c4=g 3|(p 3 g 2 )|(p 3 p 2 g 1 )|(p 3 p 2 p 1 g 0 )|(p 3 p 2 p 1 p 0 c _ in；阿assignsum0=p0c_insum1=p1c1sum2=p2c2sum3=p3c3；阿assignc_out=c4；结束模块测试代码：模块添加12 _测试；reg 11:0 a，b；reg c_in，时钟；wire c_out；wire 11:0 sum；add12 k(a，b，c_in，c_out，sum，时钟)国际公司begin时钟=0；a=12h123； b=12h321； c_in=0；#100 a=12h111； b=12h222；#100 a=12h189； b=12h739；#100 a=12h458； b=12hc52；结束always.alwaysbegin#50 clock=clock；结束结束模块4 .实验数据模拟图：由仿真图可知，加法器的输