EDA课程设计报告---5位整数乘法器设计

哈尔滨工业大学信息科学工程学院EDA课程设计报告有符号5位整数乘法器的设计与制作指导老师：学生班：学生名称：学生号码：目录1 .课程设计的性质、目的和任务32 .主题要求33 .设计步骤43.1整体原理框图： 43.2乘法器整体电路图： 43.3输入模块： 43.4运算模块： 53.5显示控制模块： 83.6显示模块： 94 .整体模拟145 .调试过程中遇到的问题和解决方法156 .心得15七.建议： 151 .课程设计的性质、目的和任务在创新精神和实践能力两方面，实践能力是基础和根本。 这是因为创新基于实践，基于实践，实践真正的知识，实践地检验真理。 实践活动是创新的源泉，也是人才成长的必然道路。通过课程设计训练，让学生掌握电路的一般设计方法，具备初步的独立设计能力，综合运用学到的理论知识，提高独立分析解决问题的能力，培养学生的创新精神。2 .主题要求设计两个五位乘法器。 用发光二极管显示输入的数值，用7段显示器显示十进制的结果。 分两次输入乘数和被乘数。 输入乘数和被乘数时，必须显示十进制的输入数据。 输入显示和计算结果显示以分时显示进行，请参照计算机的显示功能钟表寄存结果累加器乘法逻辑移位寄存器移位寄存器被乘数乘数3 .设计步骤3.1整体原理框图：输入模块运算模块显示控制模块显示模块3.2乘法器整体电路图：3.3输入模块：模块说明：用CH、DH控制数据的输入，在SHUJU侧输入数据，CH、DH为0，0时输入被乘数，在输出侧a输出，作为“乘号键CH”的CH、DH为1，0时输入乘数，在输出侧b输出，RESET为0的和VHDL程序代码如下库IEEE；USE IEEE.STD_LOGIC_1164.ALL；USE IEEE.STD_LOGIC_ARITH.ALL；USE IEEE.STD_LOGIC_UNSIGNED.ALL；实体水PS端口(ch，DH，RESET，CLK:IN STD_LOGIC；Shu ju : instd _ logic _ vector (4下载到0 )a，b :输出STD _ logic _ vector (4下载到0 )；结束水；ARCHITECTURE behave OF shuru ISBEGIN处理(ch、DH、shuju、RESET、CLK )BEGINif clk事件和clk=1thenIF RESET=1 THENA=00000 ；B=00000 ；ELSEIF CH=0 AND DH=0 THEN甲=树咀；ELSIF CH=1 AND DH=0 THENb=树咀；ELSE NULL；结束PS；结束PS；结束PS；结束处理；末尾波浪；3.4运算模块：模块说明：在AO侧和BO侧分别接受被乘数和乘数，在CJ侧输出带符号比特的二进制积分结果。 这个模块由三个子模块组成。 “数字和符号分离子模块”、“乘法子模块”和“数字和符号重建子模块”。VHDL程序代码如下库IEEE；USE IEEE.STD_LOGIC_1164.ALL；实体云三is端口(a 0: instd _ logic _ vector (4下载到0 )b 0: instd _ logic _ vector (4下载到0 )CJ :输出STD _ logic _ vector (8下降到0 )；最终云孙；ARCHITECTURE BEHAVE OF yunsuan IS组件PS端口(a，b : instd _ logic _ vector (4下载到0 )FH:OUT STD_LOGIC；c，d :输出STD _ logic _ vector (3下载到0 )；结束元件；组件mul端口(e，f : instd _ logic _ vector (3下载到0 )q :输出STD _ logic _ vector (7下载到0 )；结束元件；组件sfcz端口(q : instd _ logic _ vector (7下载到0 )FHO:IN STD_LOGIC；cjo :输出STD _ logic _ vector (8下载到0 )；end组件；信号c 1，d 1: STD _ logic _ vector (3down to0)信号fhw : STD _ logic；信号输出1: STD _ logic _ vector (7下载到0 )BEGINu 1: sffl端口映射(B=B0，B=B0，C=C1，D=D1，FH=FHW )；u 2: mul端口映射(F=D1，F=D1，Q=OUT1)u : sfcz端口映射(q=out 1，FHO=FHW，CJO=CJ )末尾波浪；数字和符号分离子模块：程序代码如下库IEEE；USE IEEE.STD_LOGIC_1164.ALL；USE IEEE.STD_LOGIC_ARITH.ALL；USE IEEE.STD_LOGIC_UNSIGNED.ALL；实体PS PS端口(a，b : instd _ logic _ vector (4下载到0 )FH:OUT STD_LOGIC；c，d :输出STD _ logic _ vector (3下载到0 )；结束sffl；ARCHITECTURE behave OF sffl ISBEGINc=a (3下到0 )d=b (3下到0 )FH=A(4) XOR B(4)。末尾波浪；乘法子模块：程序代码如下库IEEE；USE IEEE.STD_LOGIC_1164.ALL；USE IEEE.STD_LOGIC_ARITH.ALL；USE IEEE.STD_LOGIC_UNSIGNED.ALL；实体mul is端口(e，f : instd _ logic _ vector (3下载到0 )q :输出STD _ logic _ vector (7下载到0 )；结束mul；ARCHITECTURE behave OF MUL ISsignalq 1: STD _ logic _ vector (3下载到0 )signalq 2: STD _ logic _ vector (4下载到0 )signalq 3: STD _ logic _ vector (5down to0)signalq 4: STD _ logic _ vector (6下载到0 )signal ff 0: STD _ logic _ vector (3down to0)signal ff 1: STD _ logic _ vector (3down to0)signal ff 2: STD _ logic _ vector (3down to0)signal ff : STD _ logic _ vector (3down to0)BEGINff0=f (0) f (0) f (0) f (0) f (0)ff1=f (1) f (1) f (1) f (1) f (1)ff2=f (2) f (2) f (2) f (2) f (2)ff3=f (3) f (3) f (3) f (3) f (3)q1=e和ff 0；Q2=(E AND FF1)0；Q3=(E AND FF2)00 ；Q4=(E AND FF3)000 ；Q=Q1 Q2 Q3 Q4；末尾波浪；数字和符号重组子模块：程序代码如下库IEEE；USE IEEE.STD_LOGIC_1164.ALL；USE IEEE.STD_LOGIC_ARITH.ALL；USE IEEE.STD_LOGIC_UNSIGNED.ALL；实体sfcz is端口(q : instd _ logic _ vector (7下载到0 )FHO:IN STD_LOGIC；cjo :输出STD _ logic _ vector (8下载到0 )；END sfcz；ARCHITECTURE behave OF sfcz ISBEGINPS=PS q；末尾波浪；3.5显示控制模块：模块说明：当CH、DH为0、0时表示被乘数，当“乘数键CH”的CH、DH为1、0时表示乘数，当“等号键DH”的CH、DH为1、1时表示乘积。VHDL程序代码如下库IEEE；USE IEEE.STD_LOGIC_1164.ALL；实体xskz is端口(ch : in STD _ logic；DH:IN STD_LOGIC；CLK:IN STD_LOGIC；ain : instd _ logic _ vector (4下载到0 )bin : instd _ logic _ vector (4down to0)cjin : instd _ logic _ vector (8down to0)shuchu :输出STD _ logic _ vector (8下载到0 )；END xskz；ARCHITECTURE behave OF xskz ISBEGIN流程(ch、DH、CLK )BEGINPS (事件和clk=1) thenPK (ch=0和DH=0) thenshuchu=ain (4) 0000 ain (3down to0)；elsif (ch=1和DH=0) thenshuchu=宾(4) 0000 宾(3down to0)；ELSEshuchu=CJIN；结束PS；结束PS；结束处理；末尾贝哈；3.6显示模块：模块的说明：接收在AIN侧显示的二进制内容，输出与转换成十进制的各位对应的数字代码显示代码。 这个模块由六个子模块组成。 “输出数字和符号分离子模块”、“二进制变换子模块”、“零子模块”、“符号数字显示子模块”、“数字数字显示子模块”和“子模块”。本模块的构成如下：输出编号和符号分离子模块：程序代码如下库IEEE；USE IEEE.STD_LOGIC_1164.ALL；实体PS PS PS PS PS端口(ain : instd _ logic _ vector (8down to0)FH out : out STD _ logic _ vector (3down to0)shujuout : out STD _ logic _ vector (7down to0) )；结束输出ffl；ARCHITECTURE behave OF