异步二进制加法计数器PPT课件

第6章寄存器和计数器，2，6.1寄存器和移位寄存器，主要内容：寄存器集成寄存器由触发器组成74LS374/74HC374/74HCT374移位寄存器移位寄存器4位集成移位寄存器74LS194移位寄存器由触发器组成应用示例，3，6.1.1寄存器在数字电路中，用于存储二进制数据或代码的电路称为寄存器。上述登记册的登记时间？1，0，1，0，1，0，0，1，1，0，4，集成寄存器74LS175，5，5，异常数据检查：了解集成寄存器74LS373和74LS374。74LS175真值表，6，6.1.2移位寄存器，移位寄存器的5种输入/输出模式：(a)串行输入/右移位/串行输出，(b)串行输入/左移位/串行输出。7，(c)并行输入/串行输出，(d)串行输入/并行输出。8，(e)并行输入/并行输出。9，10，1。串行输入/串行输出/并行输出移位寄存器：下图显示了一个由edge d触发器组成的4位串行输入/串行输出移位寄存器。串行输入1010、11，(a)寄存器清零、0、0、0、0、0、0、12，(c)在第二个CP脉冲之后，(d)在第三个CP脉冲之后，0、0、0、0、13，(e)在第四个CP脉冲之后，1010、14，示例6-1对于图6-4所示的移位寄存器，每个触发器输出端的波形在下图中显示为输入数据和时钟脉冲波形。将寄存器的初始状态设置为全零。常见的集成电路移位寄存器为74LS194，其逻辑符号和引脚图如图所示。示例6-2使用两个集成移位寄存器74LS194扩展成8位移位寄存器。如图所示，实施例6-3中由集成移位寄存器74LS194和“非”门组成的脉冲分频器电路试图在CP脉冲的作用下绘制移位寄存器各输出端的波形。19，6.2异步N元计数器，主要内容：异步N位二进制加减计数器电路，异步N位二进制计数器电路的构造方法，异步三进制加法计数器电路，异步六进制加法计数器电路，异步非二进制计数器电路的构造方法，能够计数输入脉冲数的电路称为计数器。一般来说，要计数的脉冲被视为一个连续脉冲。电路结构：触发器门电路。N个触发器可以代表N位二进制数。21、计数器、二进制计数器、十进制计数器、N进制计数器、上行计数器、同步计数器、异步计数器、下行计数器、上行和下行计数器、上行和下行计数器、上行和下行计数器、二进制计数器、十进制计数器、N进制计数器、22、6.2.1异步N位二进制计数器、1异步2位二进制上行计数器、 23、工作原理分析、24位异步2位二进制递减计数器。25、2。异步n位二进制计数器在结构上有一定的规则：(1)异步n位二进制计数器由n个触发器组成，每个触发器连接成一个T型触发器。(b)触发器之间采用级联方式，连接方式由触发器的计数方式(正负)和边沿触发方式(上升沿或下降沿)共同决定。例如，26，6.2.2异步非二进制计数器，1 .异步3位向上计数器，异步3位向上计数器是基于异步2位向上计数器。为此，必须使用具有异步清零端的触发器。异步3位计数器电路如下，在计数到11的瞬间清零。1、1、0、28、异步3位计数器输出波形如下：1、29、2。异步非二进制计数器的构造方式与上述3位计数器相同，即采用“反馈清零”方法。例如，异步6位向上计数器电路可以在3位2位向上计数器电路的基础上实现。，30，异步6位向上计数器电路，在计数到110，1，1，0，0，31，6.3同步n位计数器，主要内容：同步2位二进制升降计数器电路同步3位二进制升降计数器电路同步n位二进制计数器电路结构同步5位升降计数器电路同步10位升降计数器电路。32，6.3.1同步N位二进制计数器，1。正在同步2位二进制计数器。33、工作原理分析，34岁2岁。正在同步3位二进制计数器。35、36、3。同步N位二进制计数器有一定的规则，可以归纳如下：(1)同步N位二进制计数器由N个JK触发器组成；(b)所有触发器之间采用级联方式，第一个触发器的输入信号J0等于K0=1，其他触发器的输入信号由计数方式决定。如果是上行计数器，则为：如果是下行计数器，则为：38，6.3.2同步非二进制计数器，同步非2n二进制计数器的电路结构没有遵循的规则，可以采用“观察”的方法。参见书籍p158，39，1。同步5元向上计数器，40，2。同步十进制计数器电路，41，6.4集成计数器，主要内容：同步二进制加法计数器74LS161同步十进制加法/递减计数器74LS192的逻辑功能，异步二进制递增计数器74LS93的逻辑功能，异步十进制递增计数器74LS90的逻辑功能，74LS161小于16的任意递增计数器，74LS90小于10的任意递增计数器，两个74LS161小于256的任意递增计数器，两个74LS90小于100的任意递增计数器、42和6.4.1集成同步二进制计数器。他们的大多数产品是四位二进制，即十六进制。以下是对典型产品74LS161的讨论。异步复位。当CLR=0时，无论其他输入信号的状态如何，计数器输出都将立即设置为零。44和(2)同步设置数字。当CLR=1(复位无效)且LD=0时，如果时钟脉冲的上升沿到达，计数器输出数据Q3-Q0等于计数器预置数据D3-D0。数据保留。当CLR=1、LD=1、ETEP=0时，无论有无时钟脉冲，计数器状态都将保持不变。(4)加法计数。当CLR=1、LD=1(无效设置数)和ET=EP=1时，对于时钟脉冲的每个上升沿，计数器根据4位二进制代码执行加法计数，计数范围为0000-1111。这个功能是它的主要功能。进位信号RCO=ETQ3Q2Q1Q0。二进制加法计数器由实例6-4中的74LS161构成。解决方法：(1)反馈清除法。48，转换状态1100产生清除信号。49，(2)反馈设置方法(错误设置编号0001)，50、0001、51，异步清零：异步预置数：课外：双时钟4位二进制同步可逆计数器74LS193，同步向上计数：同步向下计数：RD=1，RD=0，LD=0，Rd=0，LD=1，CPD=1，rd=0，LD=1，中央处理器=1，52，6.4.2集成同步非二进制计数器，其产品大部分是BCD码，以下是典型的74LS192产品为例。53，54，74LS192具有以下功能：(1)当CLR=1时异步清零，该值为高电平有效。(2)当CLR=0(无效异步复位)和LD=0时的异步设置。(3)当CLR=0，LD=1(异步设置数无效)和减法时钟CPD=1时，在加法时钟中央处理器上升沿的作用下，计数器按8421BCD码0000 1001计数。(4)当CLR=0，LD=1，加法时钟中央处理器=1时，在减法时钟CPD: 1001 0000上升沿的作用下，根据8421BCD码进行倒计时。(5)当CLR=0，LD=1，CPU=1，CPD=1时，计数器输出状态保持不变。利用反馈设置数的方法，74LS192被用来构成一个七位数的加法计数器。(需要预设数据输入：0010。)解决方案：74LS192在计数模式下的状态转换图如图、56所示。57，6.4.3集成异步二进制计数器，它在基本异步计数器上增加一些辅助电路来扩展其功能。典型的产品是74LS93。(1)触发器a是独立的1位二进制计数器；(2)触发器B、C和D是独立的3位二进制计数器(即八进制)；(3)将两者级联以形成4位二进制计数器(即十六进制)；计数器异步清零，R0(1)和R0(2)为清零输入，高电平有效。因此，74LS93实际上是一个2-8十六进制异步加法计数器，任何小于十六进制的十六进制异步加法计数器都可以通过使用反馈清零方法来形成。例6-674中LS93的内部电路如图所示。以下两种不同级联方式形成的计数器有什么不同？(1)计数脉冲从CPA输入，QA连接到CPA；(2)计数脉冲从CPB输入，QD连接到CPA；由上述两种级联方式形成的计数器是4位二进制计数器或十六进制计数器。然而，计数器的输出状态具有不同的高低配置：对于级联模式(1)，二进制计数器为低，八进制计数器为高，其输出状态为QDQCQBQA；对于级联模式(2)，八进制计数器为低，二进制计数器为高，其输出状态为QAQDQCQB；63，6.4.4集成异步非二进制计数器，其典型产品为74LS90(或74LS290，两者具有相同的逻辑功能，但引脚图不同)，其内部电路和引脚图如图所示。从图中可以看出，(1)触发器a是一个独立的1位二进制计数器。(2)触发器b、c和d是独立的3位五位计数器，计数状态范围从000到100。如图(a)所示，如果质量保证连接到CPB，并且计数脉冲的输入是CPA，则计数器QDQCQBQA的输出是8421BCD码十进制计数器。如果QD连接到CPA，并且CPB用作计数脉冲的输入，如图(b)所示，输出QAQDQCQB是5421BCD十进制计数器。该系统具有以下功能：(1)异步清零。(2)异步设置9。(3)正常计数。(4)保持不变。例6-7分别采用反馈清零法和反馈集9法，用74LS90构成8421BCD码的8进制加法计数器。解决方案：(1)采用反馈清除法。(2)采用反馈设置9法。首先接入8421BCD十进制计数器，然后在此基础上使用反馈设置9的方法。八进制加法计数器的计数状态为1001，0000-0110，状态转换图如图(A)所示。练习：下图中的十进制计数器是多少？答案：8十进制，1000是一个过渡状态，所以输出状态的变化范围是：000 0111，75、练习：0下面的数字是多少十进制计数器？采用：7十进制、76进制、74LS90芯片设计了9位计数器、77、6.4.5集成计数器的扩展，两个计数器(分别为模N和模m)串联，可扩展到N=nm计数器。在此基础上，任何小于N=nm的二进制计数器都可以通过使用前面描述的反馈复位或反馈设置方法来形成。示例6-8使用两个74LS161组成一个256位加法计数器。解决方案：74LS161有一个特殊的载波信号RCO。每个芯片都以十六进制连接。串联两个芯片有两种方法：78以及串联两个芯片的方法。79岁。注：如果下层芯片的进位信号RCO直接作为上层芯片的时钟脉冲，当第15个计数脉冲到达时，下层芯片的输出状态将变为1111，使其RCO从0变为1，上层芯片将开始计数一次。此时，尽管它仍然是一个256位计数器，但计数状态序列已经改变。下面的时序波形图清楚地说明了这一点。示例6-9使用两个74LS161组成一个204位加法计数器。解决方案：首先将两块74LS161串联起来形成一个256位加法计数器，然后在此基础上，采用“积分反馈复位”或“积分反馈设置数”的方法形成一个小于256的任意位加法计数器。图6-45示例6-9: 60加法计数器，82，示例6-10使用两个74LS90来形成8421BCD码60加法计数器。解决方案：首先将每个74LS90芯片连接成一个8421BCD码的十进制计数器，然后将下层芯片的进位信号QD发送到上层芯片的CPA，从而串联