基于vhdl的多功能数字钟设计报告

基于VHDL的多功能数字钟设计报告一、设计要求1、具有以二十四小时制计时、显示、整点报时、时间设置和闹钟的功能。2、设计精度要求为1秒。二、设计环境QUARTUSII三、系统功能描述1、系统输入时钟信号CLK采用50MHZ；系统状态及较时、定时转换的控制信号为K、SET，校时复位信号为RESET，均由按键信号产生。2、系统输出LED显示输出；蜂鸣器声音信号输出。3、多功能数字电子钟系统功能的具体描述如下（一）计时正常工作状态下，每日按24H计时制计时并显示，蜂鸣器无声，逢整点报时。（二）校时在计时显示状态下，按下“K”键，进入“小时”待校准状态，若此时按下“SET”键，小时开始校准；之后按下“K”键则进入“分”待校准状态；继续按下“K”键则进入“秒”待复零状态；再次按下“K”键数码管显示闹钟时间，并进入闹钟“小时”待校准状态；再次按下“K”键则进入闹钟“分”待校准状态；若再按下“K”键恢复到正常计时显示状态。若校时过程中按下“RESET”键，则系统恢复到正常计数状态。（1）“小时”校准状态在“小时”校准状态下，显示“小时”的数码管以2HZ闪烁，并按下“SET”键时以2HZ的频率递增计数。（2）“分”校准状态在“分”校准状态下，显示“分”的数码管以2HZ闪烁，并按下“SET”键时以2HZ的频率递增计数。（3）“秒”校准状态在“秒复零”状态下，显示“秒”的数码管以2HZ闪烁，并以1HZ的频率递增计数。（4）闹钟“小时”校准状态在闹钟“小时”校准状态下，显示“小时”的数码管以2HZ闪烁，并按下“SET”键时以2HZ的频率递增计数。（5）闹钟“分”校准状态在闹钟“分”校准状态下，显示“分”的数码管以2HZ闪烁，并按下“SET”键时以2HZ的频率递增计数。（三）整点报时蜂鸣器在“59”分钟的第“51”、“53”、“55”、“57”秒发频率为500HZ的低音，在“59”分钟的第“59”秒发频率为1000HZ的高音，结束时为整点。（四）显示采用扫描显示方式驱动4个LED数码管显示小时、分，秒由两组LED灯以4位BCD码显示。（五）闹钟闹钟定时时间到，蜂鸣器发出频率为1000HZ的高音，持续时间为60秒。四、各个模块分析说明1、分频器模块FREQVHD（1）模块说明输入一个频率为50MHZ的CLK，利用计数器分出1KHZ的Q1KHZ，500HZ的Q500HZ，2HZ的Q2HZ和1HZ的Q1HZ。（2）源程序LIBRARYIEEEUSEIEEESTD_LOGIC_1164ALLUSEIEEESTD_LOGIC_UNSIGNEDALLENTITYFREQISPORTCLKINSTD_LOGIC输入时钟信号Q1KHZBUFFERSTD_LOGICQ500HZBUFFERSTD_LOGICQ2HZBUFFERSTD_LOGICQ1HZOUTSTD_LOGICENDFREQARCHITECTUREBHVOFFREQISBEGINP1KHZPROCESSCLKVARIABLECOUTINTEGER0BEGINIFCLKEVENTANDCLK1THENCOUTCOUT1每来个时钟上升沿时COUT开始计数IFCOUTCASEMIN0ISWHEN“0000“MLMLMLMLMLMLMLMLMLMLNULLENDCASEWHEN“01“CASEMIN1ISWHEN“0000“MHMHMHMHMHMHMHMHMHMHNULLENDCASEWHEN“10“CASEH0ISWHEN“0000“HLHLHLHLHLHLHLHLHLHLNULLENDCASEWHEN“11“CASEH1ISWHEN“0000“HHHHHHHHHHHHHHHHHHHHNULLENDCASEWHENOTHERSNULLENDCASEENDPROCESSP2ENDONE（3）模块图5、端口设定KBUTTON2，SETBUTTON1，RESETBUTTON0；BELLSW1用于开关蜂鸣器；六、顶层电路图7、心得体会此次的数字钟设计重在于按键的控制和各个模块代码的编写，虽然能把键盘接口和各个模块的代码编写出来，并能正常显示，但对于各个模块的优化设计还有一定的缺陷和不足，比如对按键消抖等细节处并未作出优化。经过此次数字钟的设计，我确实从中学到很多的东西。首先，通过VHDL硬件语言的学习，我充分认识到了功能模块如何用语言实现，让我初步了解到了一个数字电路用硬件语言设计的方式和设计思想。其次，也让我深深地体会到实践的重要性，起初我学VHDL语言的时候，只是学得书本上的知识，经过这次课程设计，通过对模块的语言实现，对于VHDL语言我有了更深的认识。而且在程序错误的发现和改正的过程中，我得到了更多的收获，也确实让我进步了不少。再次，当我遇到一些问题的时候，请教老师，和同学们一起讨