vhdl设计多功能数字钟

EDA期末作业（一）选题目的学习使用QUARTUSII90,巩固已掌握的EDA知识，增强自己的动手实践能力。（二）设计目标实现多功能数字钟的设计，主要有以下功能计时,并且可以24小时制和12小时制转换。闹钟整点报时秒表（三）实现方案该课题的实现过程大体如下先对4MHZ的信号进行分频使其变为1HZ；将该信号加入计数器中（模60和模24/12）实现基本时钟功能；然后在此基础上加入闹钟，秒表，整点报时，24/12小时制转换模块；最后在动态显示电路中实现上述功能。分频器计时器闹钟整点报时秒表24/12小时转换动态显示电路输出（四）设计过程、模块仿真及实现结果一、分频器分频器的VHDL语言为（4M分频）LIBRARYIEEEUSEIEEESTD_LOGIC_1164ALLUSEIEEESTD_LOGIC_UNSIGNEDALLENTITYFENPINQIISPORTCLK_ININSTD_LOGICCLK_OUTOUTSTD_LOGICENDFENPINQIARCHITECTUREBEHIVOROFFENPINQIISSIGNALCOUSTD_LOGIC_VECTOR21DOWNTO0BEGINPROCESSCLK_INBEGINIFCLK_INEVENTANDCLK_IN1THENCOUDATADATADATADATADATADATADATADATAFFFFFFFFFFFFFFY1Y1Y1Y1Y1Y1CHHIFHLCAPNULLENDCASEELSE原来是12小时制，SV6变为1，需要进行12转24的工作IFAP“0001“THENCHHHHCHLHLAM的转换，数字都不变，只是不显示“A”，显示“”ENDIFIFAP“0010“THENIFHL“1000“THENCHHHH1CHLHL2下午18点的转换ELSECHLHL8CHHHH2下午811点的转换ENDIFENDIFCAP“0000“换成24小时制后，原来现实A、P的管显示“”ENDIFENDPROCESSENDARC2、当变化SV6时，还要对原来计时器的电路（包括闹钟中的计时电路）中的小时位进行摸12和摸60的转换。转换电路如下（NEWM24）其中左上角的DMC模块是作为数据选择器74157控制信号发声器（即单脉冲发声器），其内部电路如下所示（DMC）NEWM24模块合成为NEWM24和DMC的仿真结果如下NEWM24电路说明为了能在拨动开关SV6的同时进行模24模12转换，必须在开关拨动的同时使其能产生一个时间长度大于计时器一个周期，不大于其两个周期的单脉冲信号，从而保证在计时器时钟边沿到来时，能将CHG所产生的转换信号置数到计数器。（上图中的CHH30和CHL30为上述VHDL语言所编程序中的输出信号）。当SV6发生变化时，DMC会产生一个值为0的单脉冲，置数端信号为0，计数器将CHH30、CHL30分别置入计时器时钟的十位和个位；当SV6不变时，数据选择器选择的数均为“0000”，计数器正常计数至11或23时发生置数，正常计数。合成后的总电路图为开关对应功能表SV1、SV2SV1和SV2是整个电路功能的控制器。当SV1SV200时，计数器正常工作；当SV1SV210时，进行校分工作；当SV1SV201时，进行校时工作；当SV1SV211时，进行校天工作SV3、SV8由SV3和SV8来控制转换正常计数器、闹钟、秒表的转换。当SV30、SV80时，显示正常计时器；当SV30、SV81时，显示秒表；当SV31时，显示闹钟SV5控制秒表SV3、SV4SV3和SV4构成一个24译码器来控制校准的对象。当SV30,SV40时，停止校准，分钟，时钟保持数字不变；当SV31,SV40时，校准分钟，时钟不变；当SV30,SV41时，校准时钟，分钟不变SV6当SV60时为12小时制；当SV61时为24小时制（五）遇到的困难各个模块之间的链接修改了很多次，提前没有整体构思好，单个模块设计好以后总是会在模块间的组合上出现接口不对应的情况。在24/12小时制模块CHG的设计中，不同的时间转换考虑的不周全（例如下午17点和下午811点的变化不一样）自己对知识的掌握还是不够好，有