组成原理实验报告

计算机组成原理实验报告计算机01寇冕10055002组成原理第二次实验报告存储器访问实验一实验目的1理解计算机主存储器的分类及作用2掌握ROM、RAM的读写方法二实验原理存储器按存取方式分，可分为随机存储器和顺序存储器。如果存储器中的任何存储单元的内容都可随机存取，称为随机存储器，计算机中的主存储器都是随机存储器。如果存储器只能按某种顺序存取，则称为顺序存储器，磁带是顺序存储器，磁盘是半顺序存储器，它们的特点是存储容量大，存取速度慢，一般作为外部存储器使用。如果按存储器的读写功能分，有些存储器的内容是固定不变的，即只能读出不能写入，这种存储器称为只读存储器（ROM）；既能读出又能写入的存储器，称为随机读写存储器（RAM）。实际上真正的ROM基本上不用了，用的是光可擦除可编程的ROM（EPROM）和电可擦除可编程的ROM（EEPROM）。EEPROM用的越来越多，有取代EPROM之势，比如容量很大的闪存（FLASH）现在用的就很广泛，常说的U盘就是用FLASH做的。按信息的可保存性分，存储器可分为非永久性记忆存储器和永久性记忆存储器。ROM、EPROM、EEPROM都是永久记忆存储器，它们断电后存储内容可保存。RAM则是非永久性记忆存储器，断电后存储器中存储的内容丢失。1随机读写存储器类型随机存储器按其元件的类型来分，有双极存储器和MOS存储器两类。在存取速度和价格两方面，双极存储器比MOS存储器高，故双极存储器主要用于高速的小容量存储体系。在MOS存储器中，根据存储信息机构的原理不同，又分为静态随机存储器（SRAM）和动态随机存储器（DRAM）。静态随机存储器采用双稳态触发器来保存信息，只要不断电，信息就不会丢失；动态随机存储器利用记忆电容来保存信息，使用时只有不断地给电容充电才能使信息保持。静态随机存储器的集成度较低，功耗也较大；动态随机存储器的集成度较高，功耗低。现在计算机中，内存容量较大，常由动态随机存储器构成。2静态随机存储器静态存储器由存储体、地址译码电路、读写电路和控制电路组成。一个40961位的SRAM的结构框图如图1所示。图中，A0A11为地址线，用来寻址存储器中的某一个单元。DIN、DOUT为数据线，实现数据的输入、输出。W/为读写控制信号线，用来实现读写操作控制。为片选信号。图1SRAM结构图3动态随机存储器动态随机存储器（DRAM）和SRAM一样，也是由许多基本存储电路按照行和列来组成的。DRAM是以MOS管栅极和衬底间电容上的电荷来存储信息的。由于MOS管栅极上的电荷会因漏电而泄放，故存储单元中的信息只能保持若干秒，为此DRAM必须附加刷新逻辑电路。另外，DRAM将地址分为行地址和列地址，并分时复用以减少引脚数目。常见的4164芯片即是DRAM。三实验要求1实验设计目标设计一个能够对实验台上的存储器读写的部件，满足以下目标（1）一个16位的存储器地址寄存器。该寄存器在RESET为低电平时清零，在时钟CLK的上升沿加1，地址寄存器在超过OX000F后下一个时钟上升沿回到0。（2）一个标志寄存器，在RESET为低电平时复位为0，当存储器地址寄存器等于0X000F后，下一个时钟CLK的上升沿标志寄存器翻转。（3）在标志寄存器为0时执行存储器存数功能，从存储器的0单元开始存16个16位数。按动一次单脉冲按钮，存一次数，存的数由内部产生，不由实验台开关输入。（4）当标志寄存器为1时，执行从存储器的0单元开始的读数功能。按动一次单脉冲按钮，读一次数，一直读16个数。读出的数据送入一个16位信号R150暂存。提示当需要从存储器读取数据时，首先将“ZZZZZZZZZZZZZZZZ“赋值给数据总线，然后才能读取存储器中的数据。2顶层设计实体的引脚要求引脚要求对应关系如下（1）CLK对应实验台上的时钟（单脉冲）。（2）RESET对应实验台上的CPU复位信号CPU_RST。（3）存储器地址总线A150对应实验台上的指示灯A15A0。（4）存储器数据总线D150对应实验台上的数据指示灯D15D0。（5）16位信号R150对应实验台上的指示灯R15R0。（6）存储器读写信号FWR对应实验台上的FWR。四实验步骤1实验台设置成FPGACPU附加外部RAM运行模式“011”。该调试模式要能够实现模拟FPGACPU对实验台存储器的存数、取数功能。即REGSEL0、CLKSEL1、FDSEL1。使用实验台上的单脉冲，即STEP_CLK短路子短接，短路子RUN_CLK断开。由于当FDSEL0时，指示灯D15D0显示的是开关SD15SD0的值，因此开关FDSEL必须为1。这种方式除了FPGACPU的时钟是单脉冲外，其余都与单片机控制FPGACPU调试模式完全一样。2将设计在QUARTUS下输入，编译后下载到TECCA上的FPGA中。3首先按实验台上的CPU复位按钮，使存储器地址寄存器复位为0，然后不断观察实验台上的指示灯，察看结果与预想的是否一致。五实验代码LIBRARYIEEEUSEIEEESTD_LOGIC_1164ALLUSEIEEESTD_LOGIC_ARITHALLUSEIEEESTD_LOGIC_UNSIGNEDALLENTITYMEMORYISPORTRESET,CLKINSTD_LOGIC复位、时钟FWROUTSTD_LOGICRAM的读写DINOUTSTD_LOGIC_VECTOR15DOWNTO0数据AOUTSTD_LOGIC_VECTOR15DOWNTO0地址ROUTSTD_LOGIC_VECTOR15DOWNTO0寄存器ENDMEMORYARCHITECTUREBEHAVOFMEMORYISSIGNALCOUNTERSTD_LOGIC_VECTOR15DOWNTO0SIGNALWDATASTD_LOGIC_VECTOR15DOWNTO0SIGNALSTART,FLAGSTD_LOGIC开始计数（读写）、结束（状态）BEGINACOUNTERWDATA“00000000001“数据16BIT的形成PROCESSRESET,CLKBEGINIFRESET0THENCOUNTERX“0000“ELSIFCLKEVENTANDCLK1THEN计数IFSTART1ANDCOUNTER/X“000F“THENCOUNTERCOUNTER1ELSIFSTART1ANDCOUNTERX“000F“THENCOUNTERX“0000“ENDIFENDIFENDPROCESSPROCESSRESET,CLKBEGINIFRESET0THENSTART0ELSIFCLKEVENTANDCLK1THENSTART1ENDIFENDPROCESSPROCESSRESET,COUNTER,CLKBEGINIFRESET0THENFLAG0ELSIFCLKEVENTANDCLK1THENIFCOUNTERX“000F“THENFLAGNOTFLAGENDIFENDIFENDPROCESSPROCESSRESET,COUNTER,CLK,START,FLAG,WDATA,DBEGINIFRESET0THENFWR1ELSIFSTART1THENIFFLAG0THENDWDATAFWRCLKELSED“ZZZZZZZZZZZZZZZZ“FWR1RDENDIFENDIFENDPROCESS增加FLAG引出信号，观察他的变化。ENDBEHAV六实验结果七实验心得这次实验，首先使我对存储器的相关知识有了更深一步的理解，对校验和冲突的处理也增加了一些经验；实验也使我懂得了应该及时预习，这样才能做到遇到问题不慌张，而且即使不知该如何解决问题，但是仔细分析还是可以取得进展的。另外，我还明白了不能闭门造车，应该在独立完成实验的原则下多和同学交流，吸取他人的经验教训。总之，在实验中学到了不少东西，实验的结果也是比较成功的，同时实验中用到的东西也为以后的学习奠定了基础。组成原理第三次实验报告中断实验一实验目的1了解中断过程及相关软件和硬件的配合方式2了解一个计算机主机的程序（底层）运行过程、硬件各模块的构成及时序关系二实验内容通过运行一个简单的计算机主机系统，来观察中断（外部中断源）和程序的运行过程和步骤。三实验要求预习教程有关主机的硬件模块的构成及指令、指令流程表，参见实验指导书P84113。四实验原理1中断的过程用户程序执行过程中处理器接收到中断请求，中断打断了现行用户程序，处理器转去执行中断服务程序，当中断处理完成后，再恢复执行用户程序。图2中断原理图2在指令周期的最后，处理器会查询是否有中断请求。若有，则处理器保存正在执行的程序的指令的状态，同时将转向中断服务程序。图3中断流程图五实验代码INTTESTMAINMVRDR0,0X100MVRDR1,0X200T3LDRR3,R0STRR3,R1INCR0INCR1DECR2JNCT3NOPNOPNOPNOPNOPNOPNOPNOPNOPNOPNOPNOPNOPINTSERVEMVRDR0,0X300RET六实验现象程序开始执行后，指令按照顺序执行。可观察到寄存器中存放的地址为现行指令存放地址，每经过三个时钟周期发生变化。此时由开关S0给处理器发送一个中断请求信号（高电平）。这时处理器会做出响应，暂停当前程序，转去处理中断服务程序，寄存器中存放的地址跳变为中断服务程序入口地址。若此时关中断（关闭开关S0），在对该中断请求的响应完成后，处理器恢复原先的程序并继续顺序执行下去；若此时不关中断，在当前指令执行结束后，处理器对该中断请求做出响应，转去中断服务程序（该中断是可嵌套的）。七实验心得实验中，我发现处理器在转向中断服务程序时，寄存器中存放的地址会出现一至两次非正常变化，然后才变为预想中的中断服务程序入口地址；而且指令周期并不严格包括三个时钟周期，存在个别指令周期只包括一至两个时钟周期的现象。经过多次核对程序及LED灯内容，发现该现象依旧存在，跟老师探讨后才意识到是软件内部隐藏的问题。从这次经历中我体会到了，只有认真投入的做一件事，才有可能发现问题、解决问题，从而是自身能力真正得到提高。组成原理第四次课内实验报告指令译码器一实验目的1理解指令译码器的作用和重要性2学习设计指令译码器二实验原理指令译码器是计算机控制器中最重要的部分。所谓组合逻辑控制器就是指指令译码电路是由组合逻辑实现的。组合逻辑控制器又称硬连线控制器，是早期设计计算机的一种方法。这种控制器中的控制信号直接由各种类型的逻辑门和触发器等组合产生。这样，一旦控制部件构成后，除非重新设计和物理上对它重新连线，否则要想增加新的功能是不可能的。结构上的这种缺陷使得硬连线控制器的设计和调试变得非常复杂而且代价很大。所以，硬连线控制器曾一度被微程序控制器所取代。但是随着新一代机器及VLSI技术的发展，这种控制器又得到了重视，如RISC机广泛使用这种控制器。1组合逻辑控制器原理逻辑网络的输入信号来源有三个（1）指令操作码译码器的输出IN；（2）来自时序发生器的节拍电位信号TK；（3）来自执行部件的反馈信号BJ。逻辑网络的输出信号就是微操作控制信号，用来对执行部件进行控制。显然，组合逻辑控制器的基本原理，可描述为某一微操作控制信号CM是指令操作码译码器的输出IN、时序信号（节拍电位信号TK）和状态条件信号BJ的逻辑函数。即CMFIN，TK，BJ用这种方法设计控制器，需要根据每条指令的要求，让节拍电位和时序脉冲有步骤地去控制机器的各有关部分，一步一步地执行指令所规定的微操作，从而在一个指令周期内完成一条指令所规定的全部操作。一般来说，组合逻辑控制器的设计步骤如下。（1）绘制指令流程图为了确定指令执行过程所需的基本步骤，通常是以指令为纲，按指令类型分类，将每条指令归纳成若干微操作，然后根据操作的先后次序画出流程图。（2）安排指令操作时间表指令流程图的进一步具体化，把每一条指令的微操作序列分配到各个机器周期的各个时序节拍信号上。要求尽量多的安排公共操作，避免出现互斥。（3）安排微命令表以指令流程图为依据，表示出在哪个机器周期的哪个节拍有哪些指令要求哪些微命令。（4）进行微操作逻辑综合根据微操作时间表，将执行某一微操作的所有条件（哪条指令、哪个机器周期、哪个节拍和脉冲等）都考虑在内，加以分类组合，列出各微操作产生的逻辑表达式，并加以简化。（5）实现电路根据上面所得逻辑表达式，用硬件电路模块来实现。三实验要求1实验设计目标本实验要求根据第2章中的实验CPU中使用的指令系统设计指令译码器，本实验指令译码器的设计相对比较简单，节拍（T1、T2和T3）因素只在存储器读写时需要对存储器地址分时使用时需要考虑，这里暂不考虑节拍脉冲T，也就是说微操作控制信号只是指令操作码IN和BJ的函数CMF（IN，BJ）式中的IN主要代表指令操作码IR1512，还有辅助操作码（如算术逻辑指令时的IR20，我们这里要求只考虑指令操作码IR1512。BJ代表进位标志C和结果为0标志Z。要求产生的微操作控制信号如下OP_CODE控制ALU进行8种运算操作的3位编码。C_Z_J_FLAG为1表示需要条件转移。LJ_INSTRUCT为1表示本条指令是条“JMPADR”指令。DRWR为1表示在T3的下降沿将本条指令的执行结果写入目的寄存器。MEM_WRITE为1表示本条指令有存储器写操作，存储器的地址是目的寄存器的内容。DW_INTRUCT为1表示本条指令是双字指令。CHANGE_Z为1表示本条指令可能改变Z（结果为0）标志。CHANGE_C为1表示本条指令可能改变C（进位）标志。SEL_MEMDATA为1表示本条指令写入目的寄存器的值来自读存储器。2顶层设计实体的引脚要求引脚要求的对应关系如下（1）指令IR1512对应实验台开关SD3SD0进位C对应实验台开关SD4结果为0标志Z对应实验台开关SD5（2）控制信号对应如下OP_CODE20指示灯R2、R1、R0C_Z_J_FLAG指示灯R3LJ_INSTRUCT指示灯R4DRWR指示灯R5MEM_WRITE指示灯R6DW_INTRUCT指示灯R7CHANGE_Z指示灯R8CHANGE_C指示灯R9SEL_MEMDATA指示灯R103）实验步骤（1）实验台设置成FPGACPU独立调试模式REGSEL0、CLKSEL1、FDSEL0。使用实验台上的单脉冲，即STEP_CLK短路子短接，短路子RUN_CLK断开。（2）将设计在QUARTUS下输入，编译后下载到TECCA上的FPGA中。（3）拨动实验台上的开关SD5SD0，改变IR1512、进位标志C和结果为0标志Z，观察指示灯R10R0显示的控制信号，并填写表628和表629。四指令译码器的设计思路1、设计指令系统首先要设计指令系统。ADDDR,SR指令编码0000DRSR00000111功能DRDRSR,影响CZ标志。PCPC1。INCDR指令编码0001DRSR00000111功能DRDR1，影响C和Z标志。PCPC1。SUBDR，SR指令编码0010DRSR00000111功能DRDRSR，影响C和Z标志。PCPC1DECDR指令编码0011DRSR00000111功能DRDR1，影响C和Z标志。PCPC1。ANDDR，SR指令编码0100DRSR00000011功能DRDRANDSR，影响Z标志。PCPC1。ORDR，SR指令编码0101DRSR00000011功能DRDRORSR，影响Z标志。PCPC1。NOTDR指令编码0110DRSR00000011功能DRNOTDR，影响Z标志。PCPC1。MOVDR,SR指令编码0111DRSR00000001功能DRSR，不影响标志位。PCPC1。JMPADR指令编码1000000000000000ADR功能PCADR。JNCADR指令编码10010000ADR1功能如果C0，则PCADR；如果C1，则PCPC1。JNZADR指令编码10100000ADR1功能如果Z0，则PCADR；如果Z1，则PCPC1。MVRDDR，DATA指令编码1100DR0000000000DATA功能DRDATA。PCPC2。LDRDR，SR指令编码1101DRSR00000001功能DRSR。PCPC1。STRSR，DR指令编码1110DRSR00000000功能DRSR。PCPC1。NOP指令编码0111000000000000功能PCPC1新增指令PUSH指令编码1110DRSR00000000功能向内存中中写入数据，即压栈操作。POP指令编码1101DRSR00000001功能从内存中读出数据，即出栈操作。1、OP_CODE的扩展，由原来3位变成5位，目的是为了PUSH和POP的引入。OP_CODE4DOWNTO2为原来OP_CODE，OP_CODE1DOWNTO0为IR5DOWNTO4，后两位区分STR和PUSH，LDR和POP指令。当OP_CODE1DOWNTO0为11时，执行对压栈弹栈操作。2、将PUSH和POP两条指令与STR和LDR两条指令相结合，容易发现，PUSH和STR指令的区别在于，STR是从寄存器DR中提取内存的地址，而PUSH是从另设的寄存器中提取的地址，同为对内存的写操作，两者仅在T2阶段的执行有区别。而POP和LDR的区别也类似，POP是将栈顶指针减一所指的内存地址中存放的数据放入寄存器中，而LDR是将SR寄存器中存的内存地址中的数据放入寄存器中，同为对内存的读操作。五实验方案1一条指令执行需要3拍时间T1取指。在T2的上升沿，将从存储器取出的指令写入指令寄存器IR。T2根据指令寄存器IR的内容进行指令译码；根据指令译码得到的控制信号进行运算和其它操作。T3存储器读、写操作；在T3的下降沿将运算结果写入目的寄存器，改变C标志和Z标志；在T3的下降沿，改变PC的值，为取下一条指令做好准备。由于取指阶段和存储器读写阶段都要访问存储器，速度较慢；而指令译码和运算都由CPU本身完成，因此取指阶段和存储器读写阶段各占一拍时间，指令译码和运算共占一拍时间。实验CPU的总体构成实验CPU由5部分组成取指部分INSTRU_FETCH、指令译码部分DECODER_UNIT、执行部分EXE_UNIT、存储器部分MEMORY_UNIT和通用寄存器组FEGFILE。另外，还有一个程序包EXE_CPU_COMPONENTS，将各低层设计实体作为元件存储，供各设计实体使用。顶层设计实体EXE_CPU完成5个组成部分的连接。3指令译码部分SR源寄存器号（编址）。DR目的寄存器号（编址）。OP_CODE控制ALU进行8种运算操作的3位编码。ZJ_INSTRUCT为1表示本条指令是条“JNZADR”指令。CJ_INSTRUCT为1表示本条指令是条“JNCADR”指令。LJ_INSTRUC为1表示本条指令是条“JMPADR”指令。DRWR为1表示在T3的下降沿将本条指令的执行结果写入目的寄存器。MEM_WRITE为1表示本条指令有存储器写操作，存储器的地址是源寄存器的内容。DW_INTRUCT为1表示本条指令是双字指令CHANGE_Z为1表示本条指令可能改变Z（结果为0）标志。CHANGE_C为1表示本条指令本条指令可能改变C（进位）标志。SEL_MEMDATA为1表示本条指令写入目的寄存器的值来自读存储器。R_SJMP_ADDR计算条件转移指令转移地址所需要的16位相对地址。它是由条件转移指令中的8位相对地址经过符号扩展生成的。从上述控制信号看，实验CPU的指令译码器是很简单的。指令译码器在传统上属于控制器部分，是控制器的核心。所谓组合逻辑控制器是指指令译码器是由组合逻辑构成的，所谓微程序控制器是指指令译码器主要由控制存储器ROM和少许组合逻辑构成的。4指令流程表实验CPU指令流程表微操作指令T1T2T3ADDDR,SRMEM_ADDRPC16存储器地址总线/WE1DATA_READOB从存储器读出的指令IRDATA_READPC_INCPC1RESULTDRSRGENERATEZ_TMPGENERATEC_TMPPCPC_INCDRRESULTZ_OUTZ_TMPC_OUTC_TMPINCDRMEM_ADDRPCWE1DATA_READOBIRDATA_READPC_INCPC1RESULTDR1GENERATEZ_TMPGENERATEC_TMPPCPC_INCDRRESULTZ_OUTZ_TMPC_OUTC_TMPSUBDR,SRMEM_ADDRPCWE1DATA_READOBIRDATA_READRESULTDRSRGENERATEZ_TMPGENERATEC_TMPPCPC_INCDRRESULTZ_OUTZ_TMPC_OUTC_TMPPC_INCPC1DECDRMEM_ADDRPCWE1DATA_READOBIRDATA_READPC_INCPC1RESULTDR1GENERATEZ_TMPGENERATEC_TMPPCPC_INCDRRESULTZ_OUTZ_TMPC_OUTC_TMPANDDR,SRMEM_ADDRPCWE1DATA_READOBIRDATA_READPC_INCPC1RESULTDRANDSRGENERATEZ_TMPPCPC_INCDRRESULTZ_OUTZ_TMPORDR,SRMEM_ADDRPCWE1DATA_READOBIRDATA_READPC_INCPC1RESULTDRORSRGENERATEZ_TMPPCPC_INCDRRESULTZ_OUTZ_TMPNOTDRIRDATA_READPC_INCPC1RESULTNOTDRGENERATEZ_TMPPCPC_INCDRRESULTZ_OUTZ_TMPMOVDR,SRMEM_ADDRPCWE1RESULTDRPCPC_INCDRRESULTDATA_READOBIRDATA_READPC_INCPC1JMPADRMEM_ADDRPCWE1DATA_READOBIRDATA_READPC_INCPC1MEM_ADDRPC_INCWE1DATA_READOBPCDATA_READJNCADRMEM_ADDRPCWE1DATA_READOBIRDATA_READPC_INCPC1GENERATEC_Z_J_FLAGGENERATESJMP_ADDRIFC_Z_J_FLAG1THENPCSJMP_ADDRELSEPCPC_INCJNZADRMEM_ADDRPCWE1DATA_READOBIRDATA_READPC_INCPC1GENERATEC_Z_J_FLAGGENERATESJMP_ADDRIFC_Z_J_FLAG1THENPCSJMP_ADDRELSEPCPC_INCMVRDDR,DATAMEM_ADDRPCWE1MEM_ADDRPC_INCWE1DATA_READOBDATA_READOBIRDATA_READPC_INCPC1DRDATA_READPCPC2LDRDR,SRMEM_ADDRPCWE1DATA_READOBIRDATA_READPC_INCPC1MEM_ADDRSRWE1DATA_READOBDRDATA_READPCPC_INCSTRSR,DRMEM_ADDRPCWE1DATA_READOBIRDATA_READPC_INCPC1MEM_ADDRDRWE0OBSRPCPC_INCNOPMEM_ADDRPCWE1DATA_READOBIRDATA_READPC_INCPC1PCPC_INCPUSHSRMEM_ADDRPCWE1DATA_READOBIRDATA_READMEM_ADDRPOUTWE1DATA_READOBDRDATA_READPCPC_INCPC_INCPC1POPDRMEM_ADDRPCWE1DATA_READOBIRDATA_READPC_INCPC1MEM_ADDRPOUT1WE0OBSRPCPC_INC说明（1）MEM_ADDR是存储器地址总线。（2）OB是存储器数据总线。（3）WE是存储器读写信号，为1时写存储器，为0时读存储器。（4）Z_TMP是运算产生的结果为0标志，Z_OUT是本条指令执行完成后的结果为0标志。（5）C_TMP是运算产生的进位标志，C_OUT是本条指令执行完成后的进位标志。（6）IR是指令寄存器。（7）C_Z_J_FLAG是条件转移指令“JNCADR”或者“JNZADR”产生的条件转移标志。（8）SJMP_ADDR是条件转移