接触式汽车测功机速度测量仪研究

接触式汽车测功机速度测量仪研究学生学号指导老师专业通信工程完成年月目录摘要5ABSTRACT6第一章绪论811汽车测功机介绍812转速测量的现状和发展913课题研究目的、意义和内容11第二章FPGA技术及硬件介绍1221FPGA概述及特点1222VERILOGHDL语言介绍1223QUARTUSII介绍1324开发板介绍1525数码管显示原理15第三章光电编码器及测速原理和方法1831编码器简介1832HGAINK5208G1024BM型增量式光电编码器20321型号说明20322技术参数22323输出波形与信号位置精度22324靠轮传感器原理与说明2333光电编码器测速原理和方法24331M法测速25332T法测速26333M/T法测速29334测速方法的比较和选择31第四章系统软件结构设计3341总体结构设计3342时钟及输入信号处理37421倍频模块38422计数器分频模块39423时钟同步4143测速模块42431计数模块43431速度运算4444滑行时间测算模块45441速度锁存45442时间计数模块4645按键控制及时间修正4846数码管显示模块49461数制转换模块50462显示分频模块50463显示锁存模块51463位选和段选模块5247整体模块结构52第五章总结与展望55致谢56参考文献57附录一英文资料59附录二英文资料翻译63附录三相关代码66摘要汽车测功机是一种不解体检验汽车性能的检测设备，用于测量汽车动力性、速度、尾气排放及油耗。随着现代转台伺服系统的发展，对系统动态特性如测速精度、测速范围及低速时系统的稳定性的要求也越来越高。伺服系统速度闭环中最关键的部分就是测速装置，对测速装置以及方法提出了更高的要求。1本文以靠轮式接触的光电编码器作为速度传感器，叙述了测速原理及几种常用的测速方法，分析了各种方法的测量精度和特性，设计出一种基于FPGA的等精度测速系统，并完成了基于滑行试验法的滑行时间测算。详细阐述了测速系统的工作原理和速度采集方法，并进行了方案论证和误差分析。硬件系统主要由脉冲信号处理和显示模块组成。软件部分采用VERILOGHDL语言实现各功能模块设计，在QUARTUSII开发平台上进行仿真、测试。关键词汽车测功机，光电编码器，FPGA，速度测量ABSTRACTAUTOMOBILEDYNAMOMETERISTECHNICALMEASURINGEQUIPMENTTHATUSEDFORMEASURINGAUTOMOBILEPOWERPERFORMANCE,SPEED,EXHAUSTEMISSIONANDFUELCONSUMPTIONWITHNONDISMANTLEMENTWITHTHEDEVELOPMENTOFMODERNTURNTABLESERVOSYSTEM,SYSTEMDYNAMICCHARACTERISTIC,SUCHASACCURACYANDRANGEOFVELOCITYMEASUREMENTANDTHESTABILITYOFSYSTEMATLOWSPEED,HASBEENPROPOSEDMOREANDMOREHIGHERREQUIREMENTSBECAUSETHEMOSTCRITICALPARTOFSERVOSYSTEMSPEEDLOOPISVELOCITYMEASURINGDEVICE,VELOCITYMEASURINGDEVICEANDMETHODHASBEENPROPOSEDHIGHERREQUIREMENTSTOOTHISARTICLENARRATEDTHETACHOMETRICSURVEYPRINCIPLEANDTACHOMETRICSURVEYSEVERALCOMMONLYUSEDMETHODS,HASANALYZEDEACHMETHODINTHESURVEYPRINCIPLEANDTHECHARACTERISTIC,DESIGNSONEKINDBASEDONFPGAANDSOONPRECISIONSTOMEASURETHEFASTSYSTEM,ANDCOMPLETEDSLIDINGTIMECALCULATEBASEONTHETESTMETHODOFSLIDE,BYUSEAWHEELCONTACTOPTOELECTRONICENCODERASVELOCITYTRANSDUCERELABORATEDINDETAILANDSOONPRECISIONSMEASUREDTHEFASTSYSTEMSPRINCIPLEOFWORKANDTHESPEEDGATHERINGMETHOD,ANDHASCARRIEDONTHEPROJECTCONCEPTDEMONSTRATIONANDTHEERRORANALYSISHEHARDWARESYSTEMMAINLYHAS,SIGNALIMPULSEPROCESSINGANDTHEDISPLAYMODULETHESOFTWAREPARTUSESTHEVERILOGHDLLANGUAGETOREALIZEVARIOUSFUNCTIONALMODULEDESIGN,INQUARTUSIIDEVELOPSINTHEPLATFORMTOCARRYONTHESIMULATIONKEYWORDSAUTOMOBILEDYNAMOMETER,OPTOELECTRONICENCODER,FPGA,VELOCITYMEASUREMENT第一章绪论11汽车测功机介绍随着汽车拥有量的日益增长，“底盘测功机”这一计量器具的应用将更加广泛，在环保领域如用工况法测量汽车的尾气排放它已经承担了重要的角色，在汽车综合性能检测A级站它是必备的检测设备，在修理厂和相关研究机构它也为提供关键性能指标发挥着重要作用。更重要的是国家2001年1月31日发布，并于2004年7月1日实施的国标GB147612001汽车排放污染物限值及测试方法中的四项共五项试验都必须使用汽车底盘测功机配套试验。2因此，如何提高“汽车测功机”的精度成为一个直接与检测效果相关的问题。汽车底盘测功机一般由加载装置、测量装置、转鼓组件以及其他辅助装置组成，是一种测量汽车驱动轮输出功率的台架试验装置，是汽车动力性能测试的重要设备。它还可用于汽车的加载调试，诊断汽车在负载条件下出现的故障；还可与五气分析仪、透射式烟度计、发动机转速计、及计算机自控系统一起组成一个综合测量系统，以测量不同工况下的汽车尾气排放。图11所示，为单转鼓式测功机原理图。图11单转鼓式测功机国家标准GBT192332008轻型汽车燃料消耗量试验方法中规定，测量车辆的综合油耗，需要在实验室内的底盘测功机上进行。通常采用滑行法和查表法来设定车辆的道路行驶阻力和底盘测功机上的加载力。但是查表法只根据车辆的基准质量来确定车辆的行驶阻力，并没有考虑到空气阻力系数、迎风面积和车辆传动系、驱动轮的摩擦损失等因素，所以对道路行驶阻力的模拟精度较差。为了改进传统查表法设定车辆的道路行驶阻力的加载力精度不准的缺陷，可以基于底盘测功机运用道路滑行试验法对被测车辆进行模拟受力分析，使建立的车辆道路行驶阻力的加载力计算方法具有较高的精度。道路滑行试验是测定汽车额定满载以初速度50KM/H或更高，在良好、平直的铺装路面上空挡滑行至停车的滑行距离和滑行时间，为了方便检测，在汽车底盘测功机上模拟道路试验工况进行滑行试验的方法在不少检测站被采用。本课题考虑的是在采用滑行法的情况下，实时测量速度并计算出在预设速度段内的滑行时间。技术指标为测速范围890KM/H，滑行时间测量误差小于3MS。312转速测量的现状和发展测速可以分为数字电路测速和模拟电路测速两类，模拟电路测速的应用相比数字电路要早些。随着计算机和电子技术的发展，数字电路测速技术的进步以及测速性能的提高，使得数字测速法越来越受到工程师们的重视。计算机技术的广泛应用，使得数字测速技术使用起来更加方便，并且具有更好的测速适用范围。同时计算机硬件的提升和精密机械加工的发展，数字测速的精度也在不断的刷新纪录。与此同时，模拟测速发展较为缓慢，且存在着一些天生的缺陷，逐渐被边缘化，将慢慢从人们的视野中消失。以计算机为核心的数字测速装置工作方式灵活多变，适应面广，具有普通数字测速装置不可比拟的优越性。在目前的数字测速系统中，测速装置分为两类一类是测速模块输出模拟量，在后端电路中，对输出的模拟量进行A/D转换，转换后得到的数字量再被传送到计算机中，速度值的计算由计算机的CPU处理完成，此种测速方案应用较早，技术也较为成熟，具有响应速度快、时延小的优点；但该方案必须安装测速机，而测速机灵敏度低、寿命较短且工作容易受到环境改变的因素影响。特别是，与力矩电机配合使用的高灵敏度测速机更有该方面的限制。由于测速机输出的是模拟信号，必须要用到A/D转换芯片，于是测速结果的精度势必会受到A/D转换芯片性能的影响；而测速结果在整个电路传输中出现的误差是不可逆的，也就是中间经过的流程越多误差值的来源数量越多，从某种意义上来讲这种装置还是没有完全从模拟测速装置“进化”过来，本身还具有部分的模拟测速属性，我们可以认为它是非完全数字测速装置。与以上测速装置相对应的数字测速装置，我们可以称为纯粹的数字测速装置；其显著特征是从电机测速模块输出的信息本身就是数字量，不需要经过A/D转换电路。此种数字测速实现的方法也比较多，有脉冲测速机、光栅盘等。目前使用最广泛的是增量式码盘。举例来说，在电机的转轴上同步固定一个旋转光电编码器，电机转动时，由于编码器转轴与电机的转轴是固定的，二者的旋转运动状态保持一致，我们只要能够获得光电编码器的转速值也就相当于得到了电机当前的旋转速度。编码器会在电机转动过程中不断输出脉冲，电机转速越快，单位时间内输出的脉冲密度越大，经过内部电路整形后输出的脉冲对应着电机的角位移。我们通过对一定时间内编码器输出的脉冲进行计数，就知道了电机的当前转速。现在的增量式编码器一般有两路脉冲输出，可以通过两路脉冲的相位关系判断电机的转向正转或反转。由于编码器跟电机本身不是一个完整的整体，如果固定的不好，会影响编码器测速的精度，甚至可能引起测量结果的跳变，在安装编码器时这一点是值得重视的一个环节。由于编码器输出的数字量需要经过处理才能得出速度值，本课题选用了可编程逻辑器件来实现数字电路。其设计流程简单、功能强大并且性能方面也比单片机优秀，很好的满足了课题中测速系统的需求。45678913课题研究目的、意义和内容汽车测功机是一种转台伺服系统，用于测量汽车动力性、速度、尾气排放及油耗的专用计量设备，是一种不解体检验汽车性能的检测设备。一般用于汽车制造、科研、维修及汽车检测站。作为检测设备，它的检测精度直接关系到被测汽车的性能和行驶安全。因此，研究测量汽车速度并提高测量精度是有现实意义的。随着现代转台伺服系统的发展，对系统动态特性如调速精度、调速范围以及低速时系统的稳定性的要求也越来越高。伺服系统速度闭环中最关键的部分就是测速装置，对测速装置以及方法的选择提出了更高的要求。目前，常用的两类测速模式是模拟测速和数字测速。随着电子技术的不断发展，数字测速的优越性越来越大10。可以预见，全数字化的伺服系统将是今后发展的趋势。光电编码器的出现使得数字测速法在伺服系统得到了更好的应用。本文重点论述了基于光电编码器的数字测速方法，及基于道路滑行试验法的速度点时间测量，并完成了软硬件的实现。本文详细介绍了变M/T测速法和道路滑行试验法的软件设计。软件实现主要通过硬件描述语言VERILOGHDL编程；硬件为FPGA黑金开发板及HGAINS52081024BW型增量式光电编码器。以靠轮式光电编码器作为速度传感器，FPGA作为信号处理部件组成的测控系统，充分发挥了FPGA作为一种高密度可编程器件的强大的时序处理能力、极高的运行速度和丰富的内部资源等特点，克服了传统单片机系统中因内部指令运行延时误差导致的测量精度下降。同时达到了简化电路设计、提高系统稳定性和可靠性的目的。第二章FPGA技术及硬件介绍21FPGA概述及特点FPGA是英文FIELDPROGRAMMABLEGATEARRAY的缩写，即现场可编程门阵列，它是在PAL、GAL、EPLD等可编程器件的基础上进一步发展的产物。它是作为专用集成电路（ASIC）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。11FPGA采用了逻辑单元阵列LCA（LOGICCELLARRAY）这样一个新概念，内部包括可配置逻辑模块CLB（CONFIGURABLELOGICBLOCK）、输出输入模块IOB（INPUTOUTPUTBLOCK）和内部连线（INTERCONNECT）三个部分。FPGA的基本特点主要有（1）采用FPGA设计ASIC电路，用户不需要投片生产，就能得到合用的芯片。（2）FPGA可做其它全定制或半定制ASIC电路的中试样片。（3）FPGA内部有丰富的触发器和IO引脚。（4）FPGA是ASIC电路中设计周期最短、开发费用最低、风险最小的器件之一。（5）FPGA采用高速CHMOS工艺，功耗低，可以与CMOS、TTL电平兼容。可以说，FPGA芯片是小批量系统提高系统集成度、可靠性的最佳选择之一。目前FPGA的品种很多，有XILINX的XC系列、TI公司的TPC系列、ALTERA公司的FLEX系列等。1222VERILOGHDL语言介绍为了在运动控制板卡的FPGA上实现第二章所确定的速度测量算法，本课题采用了VERILOGHDL作为算法的开发语言，并采用了QUARTUSII这款软件作为算法的开发平台，用于算法程序在FPGA上的测试和实验。13VERILOGHDL是在用途最广泛的C语言的基础上发展起来的一种硬件描述语言HDLHARDWAREDESCRIPTIONLANGUAGE，是一种以文本形式来描述硬件的结构和行为的语言，用它可以表示逻辑电路图、逻辑表达式，还可以表示数字逻辑系统所完成的逻辑功能。VERILOGHDL和VHDL是目前世界上最流行的两种硬件描述语言，两种HDL均为IEEE标准。VERILOGHDL是由GDAGATEWAYDESIGNAUTOMATION公司的PHILMOORBY在1983年末首创的，最初只设计了一个仿真与验证工具，之后又陆续开发了相关的故障模拟与时序分析工具。1985年MOORBY推出它的第三个商用仿真器VERILOGXL，获得了巨大的成功，从而使得VERILOGHDL迅速得到推广应用。1989年CADENCE公司收购了GDA公司，使得VERILOGHDL成为了该公司的独家专利。1990年CADENCE公司公开发表了VERILOGHDL，并成立LVI组织以促进VERILOGHDL成为IEEE标准，即IEEESTANDARD13641995。14VERILOGHDL的最大特点就是易学易用，如果有C语言的编程经验，可以在一个较短的时间内很快的学习和掌握。同时VERILOGHDL的语法也较自由。基于VERILOGHDL以上优点及实验室的开发传统，本课题采用其作为速度测量算法及滑行时间测算在FPGA上实现的开发语言。1523QUARTUSII介绍由于本课题应用的数字处理模块采用的是ALTERA公司的CYCLONEIV系列芯片，因此程序的运行平台也就理所当然地选择了ALTERA公司为FPGA开发而设计的QUARTUSII软件了。16QUARTUSII是一种综合性的PLD开发软件，支持原理图、VHDL、VERILOGHDL以及AHDLALTERAHARDWAREDESCRIPTIONLANGUAGE等多种设计输入形式，内嵌自带的综合器以及仿真器，可以完成从设计输入到硬件配置的完整PLD设计流程。QUARTUSII可以在XP、LINUX以及UNIX上使用，除了可以使用TCL脚本完成设计流程外，提供了完善的用户图形界面设计方式。具有运行速度快，界面统一，功能集中,易学易用等特点。同时，QUARTUSII支持ALTERA的IP核，包含了LPM/MEGAFUNCTION宏功能模块库，使用户可以充分利用成熟的模块，简化了设计的复杂性、加快了设计速度。对第三方EDA工具的良好支持也使用户可以在设计流程的各个阶段使用熟悉的第三方EDA工具。此外，QUARTUSII还包含许多十分有用的LPMLIBRARYOFPARAMETERIZEDMODULES模块，它们是复杂或高级系统构建的重要组成部分，在SOPC设计中被大量使用，也可在QUARTUSII普通设计文件一起使用。ALTERA提供的LPM函数均基于ALTERA器件的结构做了优化设计。在许多实用情况中，必须使用宏功能模块才可以使用一些ALTERA特定器件的硬件功能。例如各类片上存储器、DSP模块、LVDS驱动器、PLL以及SERDES和DDIO电路模块等。QUARTUSII支持层次化设计，可以在一个新的编辑输入环境中对使用不同输入设计方式完成的模块元件进行调用，从而解决了原理图与HDL混合输入设计的问题。在设计输入之后，QUARTUSII的编译器将给出设计输入的错误报告。QUARTUSII拥有性能良好的设计错误定位器，用于确定文本或图形设计中的错误。对于使用HDL的设计，可以使用QUARTUSII带有的RTLVIEWER观察综合后的RTL图。在进行编译后，可对设计进行时序仿真。在作仿真前，需要利用波形编辑器编辑一个波形激励文件，用于仿真验证时的激励。编译和仿真经检测无误后，便可以将下载信息通过QUARTUSII提供的编程器下载入目标器件中了。在图21上排的是QUARTUSII编译设计主控界面，它显示了QUARTUSII自动设计的各主要处理环节和设计流程，包括设计输入编辑、设计分析与综合、适配、编程文件汇编装配、时序参数提取以及编程下载几个步骤。在图21下排的流程框图，是与上面的QUARTUSII设计流程相对照的标准的EDA开发流程。17ANALYSIS2、T法测速，这种方法实际上是测量周期3、M/T法测速，这种方法实际上是既测量频率，又测量周期。331M法测速根据在规定的时间间隔内，传感器所产生的脉冲数来确定速度，这种测CT速方法称为M法测速。19当传感器每转产生N个脉冲信号，在时间内有CT个脉冲产生，如图37所示。1M图37M法测量编码器脉冲该速度下电动机的每分钟转数为（31）CTNMN160M法测速的三项技术指标为（1）分辨率转速由变化到的差定义为分辨率Q。在变化一个数1N21M时有（32）CCCNTMNTQ601601从上式可见，分辨率Q值与转速无关，任何转速下Q值都一样；当电动机转速低时，时间内的脉冲数很少，甚至可能只有1个或不到1个，这样测速CT就不准确了。若要提高分辨率，要么用N值较大的传感器，要么增加检测时间。C（2）测量精度由于进入和离开测速周期的时间点具有随机性，总会有1个脉冲的误差，相对误差应为1/。这样当速度增加时，增大，相对1M1M误差就会小，可见M法适合速度高的场合。如图38所示图38M法相对于速度的误差百分比（3）检测时间（33）NQTC60332T法测速用测量传感器所产生的相邻两个脉冲之间的时间来确定被测速度的方法称为T法测速20。测量中用已知明确的频率作为时钟，填充两个相邻脉冲之CF间，测得的读数为，如图39所示。2M图39T法测量编码器脉冲电动机的转速应为（34）260NNMFCT法测速各项指标（1）分辨率根据分辨率的定义（35）NNFMNFFNCCC60160222从上式可见，T发测速在速度低时分辨率高，速度高时分辨率低。（2）测量精度由于计数器的开关是由传感器发出的相邻脉冲来决定，因此传感器的误差直接影响测量精度。同样由1个脉冲的误差，相对误差应为1/。随着速度的提高，减少，因此这项误差变大。可见T法测速适合2M2于低速。图310T法测速精度曲线T法测速的误差曲线图走势跟M法相似，但T法测速误差源于高频脉冲计数的不确定性，而M法测速误差源于编码器脉冲计数的不确定性；由于高频脉冲的频率远大于编码脉冲频率，所以在误差数值上T法的精度要高于M法。从某种意义上讲，相比M法测速，T法测速的误差曲线体现的误差曲线体现的是“微观精度”上的变化。（3）检测时间检测时间T等于测速脉冲周期（36）NN60随着速度的升高，检测时间将减少。（4）时钟脉冲应该有一个合适的数值，理论上讲值高，分辨率CFCF高，测速精度高，但过高会使在减速下过大，计数器字长加大，影响运算2M速度；另外，在实际应用中，编码器本身的制作工艺也会造成误差（机械误差），如果由时钟引起的误差远小于机械误差，一味的去提高时钟频率是没有意义的。333M/T法测速该方法的原理是综合M法和T法，检测一定时间内编码器脉冲数和计数时钟的数目，如图311所示图311M/T法测速计数器相当于M法测速，计数器相当于T法测速相比M法测速，1M2M该方法不同的地方是测速时间通过高频时钟计数器来替代，但其误差主要来源是编码器脉冲的不确定性，所以相比M法，M/T法测速精度基本上没有提高相比T法测速，该方法不同的地方是测量多个编码器脉冲周期内高频计数脉冲的数目，也就是说M/T法测速适用范围更广，但精度不如T法。如果在M/T法测速的基础上改进，通过数字电路只测量整数个编码器脉冲时间段内高频计数脉冲的数目，那么既能提高测速精度，又能适用于高、低速即更大的测速范围，其实质是相当于剔除测速周期内无用的高频计时脉冲数目。21改进后的测速方法如图312所示图312变M/T法测速改进后的M/T测速法，由于测速周期实际上是随着编码器输出的脉冲情况进变化的（时间为整数个编码器脉冲宽度），称之为变M/T法。该测速法消除了由于计数M1的不确定性导致的误差，此时误差来源于高频技术脉冲，与T法测速原理上相同，但T法的测速时间随着电机转速的升降变化较大，该方法很好解决了这一问题；M/T法的测速时间T是已知的（即由高频计数脉冲精确确定的），改进后的变M/T法，测速周期相当于“可以根据电机速度微调A（最大为一个编码器脉冲的时间宽度）”；若的值为1，该测速发就退化成了1MT法。变M/T法的三项测速指标1分辨率根据分辨率的定义，分辨率Q应为（37）1601602221MNFFNMFQCCC2测量精度从分辨率的表达式中看出，分母中含有乘积项1，2由于高频计数时钟频率较高，1的值远大于编码器脉冲的值；由21引起的误差为2M（38）160221MNFQCF系统的时钟频率一般在几十M左右，于是，电机转速较慢时，由引起2M的误差值可以达到以下；此种情况下则需要考虑到编码器自身的机械制造510工艺和内部整流电路的精度问题，由这两项引起的误差实际上是表现在的1真实值上面，给定其比例系数为,误差可表示为计算方法跟M法误差本M1M质上是相同的；则该测速方法的整体误差为（39）12M比例系数根据电机的转速不同而变化；实际上，任何一种测速方法都存M在由于编码器本身的物理属性导致的误差，只不过在精度较低的测速方法中，该误差值相对于其他因素产生的误差值可以忽略3检测时间检测时间是变化的AT（310）21M60NFC实际上由时间T决定，它表示的是T时间段内编码器输出最大整数个2M脉冲所对应的时间，具有一定的随机性。334测速方法的比较和选择M法在低速时分辨率不高；T法在高速时分辨率低；M/T法与速度几乎无关，而且误差小、精度高，但是在低速时为了保证结果的精确性，该方法需要较长的检测时间，这样就无法满足转速检测系统的快速动态响应的指标；而变M/T测速法是随着电机转速的升高，检测时间T相应的减小，转速测量的实时性也随之提高。所以采用变M/T测速法实现转速的测量，能很好的满足控制系统对转速测量的精度和实时性要求。FPGA第四章系统软件结构设计41总体结构设计软件设计主要实现两个功能实时测速和滑行时间测量。系统的总体体结构如图41所示图41系统总体设计框图本课题为了实现测量电路的小型化、集成化，充分发挥FPGA的输入输出口和内部逻辑单元，整个数据处理处理工作都在FPGA芯片中进行。为了使系统更加清晰，我们把系统分成模块来处理。FPGA模块如图42所示图42FPGA内部结构框图靠轮接触电机显示模块分频倍频时钟计数器运算速度判断计时起始速度终止速度降频锁存数码管显示修正按键测速模块滑行时间测算模块显示模块进制转换数字信号增量式旋转光电编码器按照FPGA自顶向下的设计方法，在FPGA内部，将信号处理过程分为三个模块测速模块、滑行时间测算模块和显示模块。光电编码器输入的信号进入测速模块，通过倍频模块产生四倍频信号提供给计数器，计数模块的主要功能是对倍频信号和标准时钟信号分别计数并向锁存器提供数据和数据锁存信号。时钟模块的主要功能是控制整个系统的时钟信号，避免时钟偏斜的发生。运算模块的功能是对锁存器输出的信号进行运算使之得到电机的相应转速。测速模块输出的速度信号频率变化很快，为方便处理将其降频输入滑行时间测算模块，该模块通过将预先设定的起始速度和终止速度与实时输入的速度比较，得到计时数据，并记录下读到的最接近预先设定值得四个速度值，将这些数据按照公式进行修正后就得到了精确的滑行时间。关键问题可分为三部份（1）测速公式（41）PMF2160VV单位为RPM。其中，是转速脉冲计数值，是高频时钟计数值，F是12高频时钟频率，P是光电码盘每转一圈发出的脉冲是。由公式可见，要想高精度测得速度，和一定要精确得到。精确相当于转过的角度精确，1M21精确相当于计时准确。2（2）详细测速方案参考闸门上升沿到来时，并不立刻开始对被测信号计数，而是等被测信号上升沿来时才开始计数，这就保证了技术起始时刻的准确性；同样，当参考闸门下降沿到来时也不立刻停止计数，而是等被测信号的上升沿来临时才停止计数，这就保证了计数停止时刻的准确性。这样记得的被测信号一定是整数个周期，认为是精准的，但对标准时钟的技术就不那么这么精准了。由于被测信号本身的不确定性和芯片内部产生时钟偏移（CLOCKSKEW）等原因，在开始和截至时刻无法保证和被测信号的起始和截至时刻严格对齐，极端情况会差1个时钟周期，但标准时钟是高频时钟，一般都是NS级，对速度测量的精度影响相对较小，用此方法能实现高精度测速。（3）滑行时间测算方案滑行法测汽车性能的过程，是一个汽车减速的过程，系统在实时读取速度值的同时，根据预设的起始速度和终止速度进行状态判断，再进行50MHZ标准时钟脉冲计数。时间测算中的标准时钟脉冲计数器有三个状态大于起始速度清零、位于起始速度和终止速度之间计数、小于终止速度输出计数值。在实际测量过程中，往往因为速度变化太快的原因，系统无法读取到精确的起始速度和终止速度，那么得到计数值就不是准确的起始速度到终止速度的滑行时间。如图43所示。图43滑行时间测算要测量的时间段为56KM/H32KM/H，当速度高于56KM/H时，测功机开始滑行，如假定从62KM/H开始滑行，当系统测量到的速度接近56KM/H时，计时开始，共测量到的速度点为4个，设图中的（1）（6）点速度分别为、A1V、，读到的最接近起始速度的两个值为稍大于的AV2B1VB2AV和稍小于的；读到的最接近终止速度的两个值为稍大于的和1ABB1稍小于的。读取和的间隔时间与读取和的间隔时间相同，都B21A212B为速度输出周期002S。而计数器记到的标准脉冲数换算出来的时间T1，VT实际上是到之间的时间，所以，准确的滑行时间为2AV1B（42）21211BAVVVTT根据课题的要求，将整个系统分为五个模块时钟及输入信号处理、测速、测滑行时间、按键控制及时间修正、数码管显示。42时钟及输入信号处理在FPGA设计中一般都是使用全局时钟网络，这样可以驱动所有触发器和时序电路，保证到各个时序选件时钟输入端等长，同时全局时钟网络还具有很强的驱动能力，保证时钟信号引入的抖动非常小。由于开发板的限制和显示稳定性的需要本系统中用了两部分的分频。为了避免时钟偏斜对计数器计数的影响，本系统还专门设计了一个时钟模块来防止此问题。本模块为系统的全局时钟来源，同时对编码器输出信号进行处理。时钟模块框图如图44所示，其内部连接图如图45所示。图44时钟模块框图图45时钟模块内部连接图421倍频模块光电编码器的倍频是提高测量精度的关键。怎样才能达到倍频呢我们采用信号上升沿和下降沿鉴别方法的原理来进行倍频，输入信号与其延时信号异或后，就可得到倍频信号。对此设计了两种方案方案一是使用单相信号，先将信号取反，再把原信号和取反后的信号分别进行二分频，再进行边沿鉴别；方案二是使用A、B双相信号，直接进行边沿鉴别。分析表35的编码器输出信号参数，可以看出，周期误差比相位误差小得多，所以第一种方案的周期精度会比第二种方案高。但是，考虑到第一种方案只用到了单路信号，而且对信号进行了降频处理，频率比第二种方案降低了4倍，在低频时将造成更大的误差。综合考虑，采用第方案二。边沿鉴别原理如图46所示。图46边沿鉴别原理图对于延时的处理方法有很多，微分型电路其信噪比小，抗干扰性差，积分型电路可以提高信噪比，但有一个很大的缺点，就是当输入信号频率高时，电容充放电不及时，导致输出信号失真；对于各种倍频电路来说，电阻和电容的参数不可能完全一致，所以倍频后的各路脉冲宽度不等。因此，本系统设计采用数字延时线路（寄存器延时），可以很好的客服了以上延时电路的缺点，延时的时间和各路倍频的脉冲宽度由时钟控制，倍频后的脉冲宽度均匀一致。而且使用FPGA来实现数字延时，保证了计数的准确性和精度。延时电路如图47。图47延时电路CLK时钟为50MHZ的全局时钟；A、B对应于光电编码器的两相输出信号；BEIPIN为4倍频后的输出信号。其代码参见附录三，模块图如图48所示，仿真图如图49所示。图48倍频模块图49倍频模块仿真图422计数器分频模块本系统采用的测速参考闸门是250HZ，但是因为变M/T测速法的特点，通过检测编码器信号的上升沿得到的闸门得频率是不停变化的，这种频率的变化将导致速度值输出频率的不稳定，就很难进行下一步的滑行时间测算。于是在系统中加入一个低频时钟50HZ，对速度值输出进行降频。计数器分频工作原理计数器根据输入时钟信号的上升沿来计数，当达到计数器的进位输出时，计数器就输出一个脉冲，从而使计数器输出的脉冲周期比原来的时钟信号周期大，达到分频的效果。计数器和分频如图410。图410分频模块框图CLK时钟为50MHZ的全局时钟；FRE_STD为速度降频50HZ；FRE_TEST为测速参考闸门250HZ。其代码参见附录三，仿真波形如图411所示。图411计数分频模块仿真图423时钟同步因为设计中大量使用了触发器，因此如果是直接调用，则会产生时钟偏斜（CLOCKSKEW）问题。时钟偏斜（CLOCKSKEW）是指一个同源时钟到达两个不同寄存器时钟端的时间差别。造成时钟偏斜的原因主要是两条时钟路径到达同步元件的长度不同。这显然无法满足路径的保持时间，必将造成电路的工作错误。在本设计中为了避免产生时钟偏斜，采用了两个时钟的方法，由50MHZ全局时钟CLK派生出一个和原时钟频率相同时衍生时钟，这样，就解决了时钟偏移问题。当原时钟相位落后CLK时，即对其进行校正，使OUT1、OUT2和基准时钟信号CLK保持同步。其代码参见附录三，模块图如图412所示，仿真波形图如图413所示。图412时钟同步模块IN1、IN2输入的时钟信号；CLK基准时钟；OUT1、OUT2已同步的时钟信号。图413时钟同步仿真图43测速模块本模块中对标准时钟（50MHZ）和四倍频信号分别计数，再根据公式（211）进行计算，然后输出速度值。模块图如图414所示，内部连接图如图415所示。图414测速模块框图图415测速模块连接图431计数模块工作系统要求的调速范围是104000RPM；速度环的频率为250HZ，即每4MS取得一次速度信息。所用编码器是HGAINS5208G1024BM型增量式光电编码器，旋转一周输出的脉冲是为1024个，经4倍细分后实际的脉冲数P4096个。参考闸门去250HZ的低电平信阶段，即0002S时间。理论上可测得的最大转速为RPM，满足工作系统提73240496出的最低转速要求。以最高转速4000RPM旋转时，2MS内最大编码器输出脉冲数为，所以选用20位计数器（可计数个186040922097151）作为转速脉冲计数器可满足要求。高频计时基准时钟选择开发板晶振提供的50MHZ，高频时钟计数器可以选择15位宽。计数模块框图如416所示，其代码参见附录三。图416计数模块框图CODE_AB来自时钟模块的编码器倍频信号；CLK50MHZ标准时钟信号；FRE_TEST250HZ测速闸门时钟信号；CODE_CNT编码器脉冲计数输出；CLK_CNT标准时钟脉冲计数输出。在实际应用中，当速度为零的时候，编码器不再输出脉冲，系统检测不到上升沿，所以计数闸门无法关闭，这将导致编码器脉冲计数溢出。所以在本模块中，编码器脉冲计数从1开始，当记到5005的时候，则停止计数，这使在后面的计算模块中分母始终不为零，保证了计数器的正常输出。仿真波形如图417所示，BEIPIN为编码器倍频信号，CNT_EN为计数闸门。图417计数模块仿真图431速度运算前面计数模块输出的值，根据公式（41），需要相除之后再乘一个常数。因为在模块内进行的都是整数运算，为了保证精确度，我们先把编码器脉冲计数乘以该常数，再和标准时钟脉冲计数进行除法运算。同时，为了节省硬件资源，在保证精度不受明显影响的情况下，我们将乘法运算替换为移位运算。其框图图如图418所示，仿真波形图如图419所示图418运算模块图419运算模块仿真图CODE_CNT编码器脉冲计数输出；CLK_CNT标准时钟脉冲计数输出；QUOTIENT28位运算结果。44滑行时间测算模块通过将预先设定的起始速度和终止速度与实时输入的速度比较，完成状态判定，控制计数器对标准时钟脉冲进行计数，得到计时数据，并记录下读到的最接近预先设定值得四个速度值。441速度锁存速度锁存模块是滑行时间测算部分得以正常工作的一个重要组成部分，它起到了连接测速模块和计时模块的作用。测速模块的输出是随着计数闸门的关闭而不断变化的，变化的频率不利于计时模块的工作。测速模块输出通过DATA输入本模块，锁存器在标准时钟的高电平时将测速模块的输出数据锁入。为了计时模块能准确判断速度状态，锁存器的输出频率使用的是时钟模块输出的50HZ的低频时钟。锁存器在NCLK的高电平将最近一次锁入的速度值输出给计时模块。其代码参见附录三，模块图如图420所示，仿真波形图如图421所示。图420速度锁存模块DATA测速模块输出的速度值；NCLK时钟模块输出的50HZ低频时钟；SHUJU输出到计时模块的降频速度值。图421速度锁存模块仿真图442时间计数模块根据本章开头描述的滑行时间测算方法，本模块要完成到的时间测2AV1B量和输出、四个速度值。时间计时模块框图如图422所示。A1V2B12V图422时间计数模块VA、VB预先设定的起始速度、终止速度；RSTN寄存器清零；CLK标准时钟；V经过降频的速度值；A1、A2、B1、B2读到的最接近预设速度的四个速度值；T未经过修正的时间。进行时间计数模块的仿真时预设的速度值为300，100。仿真波形说AVB明如下如图图4232所示，RSTN按键按下时寄存器清零。如图图424所示，速度V大于时不断更新速度值，直到小于或等于A1，计数器CNT1开始计数，值锁定，开始不断更新速度值。A1V1A2如图图425所示，速度V小于时值锁定，立即将V值赋给，计B1B2数器CNT1停止计数，并将计数结果赋给T。图423时间计数仿真波形一图424时间计数仿真波形二图425时间计数仿真波形三45按键控制及时间修正由于开发板硬件资源有限，只有6个数码管。而系统需要测算输出多个值。为了方便在板子上仿真演示，设计一个按键选择模块，并把时间修正的计算放在这个模块里。不按任何按键时，默认显示为修正的滑行时间。当“上”键按下时，显示的值；当“下”键按下时，显示的值；当“左”键按下时，1AV2AV显示的值；当“右”键按下时，显示的值；当“确定”键按下时，显示BB实时速度值。其代码参见附录三，模块图如图426所示。图426按键控制及时间修正模块框图RSTN按键清零；CLK50MHZ标准时钟；VA1、VA2、VB1、VB2读到的最接近预设速度的四个速度值；T_I未修正的时间；V_I速度测量模块输出的实时速度值；V1预设起始速度；V2预设终止速度；KEY_U、KEY_D、KEY_L、KEY_R、KEY_O按键上、下、左、右、确定；D_O按键选择输出；T2修正后的滑行时间。46数码管显示模块在设计过程中为了方便检验系统工作是否正常，需要有一个实验结果显示的设备，本课题采用的是开发板配备的6位数码管。数码管显示模块接收到了按键选择模块输出的数据之后，经过数制转换，使用动态式驱动将数制显示出来。图427数码管显示模块框图CLK50MHZ标准时钟；RSTN按键清零；BNUM输入的需要显示的数据；SMG_DTA段选信号；SCAN_SIG位选信号。模块框图如图427所示，模块内部图连接如图428所示。图428数码管显示连接图461数制转换模块由于设计要求是将数据转化为十进制数字在数码管上显示出来，所以还应对前面模块输出的二进制转速值进行数制转换。在本设计中使用的是从网络上找到的一个采用除十取余方法的数制转换模块，将20位的二进制数转换为6位数码管显示所需的24位十进制BCD码。整个运算模块的方框图如图429所示，其代码见附录三。图429数制转换模块框图462显示分频模块由于FPGA工作速度非常快，所以显示部分的数据更新速度也会非常快，以至数码管出现闪烁现象。闪烁快时往往会使观察者难以分辨出其具体数值。鉴于此情况，本系统设计了显示分频模块。其功能是降低锁存器对运算部分的数据输出速度大约为510HZ之间，这样就可以使显示在数码管上的转速值较为稳定。由于显示分频输出只影响锁存器的数据输出而不应响其数据的锁入，所以锁存器的输出数据依然为计数器的最新数据，也就是说显示分频模块虽然降低了数据的输出速度但并没有改变系统的实时特性，只是提高了显示的清晰度。其分频的工作原理与上面所提到的计数分频模块的工作原理是相同的，此处不再重复。其代码见附录三，显示分频的方框图如图430所示。图430显示分频模块框图463显示锁存模块类似于速度锁存模块，它起到了连接数据输出和数码管的作用。需要显示的数据通过DATA输入本模块，锁存器在标准时钟的高电平时将测速模块的输出数据锁入。为了计时模块能准确判断速度状态，锁存器的输出频率使用的是显示分频输出的10HZ的低频时钟。锁存器在NCLK的高电平将最近一次锁入的速度值输出给数码管显示。其代码见附录三，方框图如图431所示。图431显示锁存模块框图463位选和段选模块位选模块采用的是50MHZ标准时钟计数分频，得到1MS的刷新时间。原理参考25节。其代码见附录三，方框图如图432所示。图432位选模块段选模块即将转换后的6个4位十进制BCD码通过转码显示到数码管上。原理参考25节。其代码见附录三，方框图如图433所示。图433段选模块47整体模块结构对每个模块代码进行仿真无误之后，将模块代码生成模块就可以在顶层文件中调用他们了，那么在QUARTUSII软件中进行编辑，连接电路图便得到了上图所示的结构图了。从图中我们可以看到，整个电路图包括时钟（CLK），测速（SPEED），速度降频锁存（SUOCUN2），滑行时间测量（TIME_C），按键选择和时间修正（KEY），数码管显示（SMG）这几个模块。对总体电路图进行引脚配置之后就可以下载到芯片里进行验证了。结构图中的DETECT模块是为其他模块输入预设的起始速度和终止速度值，原理简单，意义不大，故不再单独叙述。FPGA内部数据处理是整个测功机速度测量系统的关键所在。本章详细介绍了FPGA内部的时钟、测速、滑行时间计算、按键选择和数码管显示模块的输入输出端口和程序设计，并对期中较为重要的模块进行了仿真。由各仿真图可以看出，各主要模块的设计可以满足系统需要。整体模块结构如图434所示。图434整体结构图第五章总结与展望本篇论文对汽车测功机速度测量仪从理论和实验上做了分析和研究，并设计了测速系统和滑行时间测算模块，用可编程器件实现数字电路采集处理编码器数据，完成软件设计工作并进行了相关实验。通过本课题，可以看出虽然汽车测功机转速测量的方法有很多，但其中基于FPGA的测功机速度测量系统具有分辨力高、惯性小、反应时间快、抗干扰能力强、适用于瞬态转速的测试，且滑行时间测量精确。在转速测量中，影响测量精度的主要因素有两个一是采样点的多少，采样点越多，速度测量结果越精确，尤其对于低转速的测量；二是采样频率，采样频率越高（倍频数），采样的数据就越准确。本课题中采用变M/T法，倍频电路的作用降低了采样点少的影响，使在整个速度范围都能保持很高的精度。现在人们对汽车性能的要求越来越高，对汽车检测设备的精度和易用性等要求叶越来越高。随着电子技术发展和机械加工工艺的提高，精度更高的光电编码器必将替代当前的编码器，测速精度也将随之而提高；光电跟踪技术也有可能催生出更为精准的测速装置。我深信随着科技的发展，社会的不断进步，测功机速度测量仪必将有更多的发展。致谢回顾本次毕业设计的过程，我有很多感慨，其中最多的是对各位老师同学的帮助的感激。选择这个基于FPGA开发的课题，是延续自工程教育中级课程期间，赵伟良老师带给我的对可编程器件的热情，但是完成课题仅仅有热情是不够的。前几周查看文献做准备的时候，我觉得这个课题很简单，但是上手之后才发现有许多自己不理解的细节，这些细节在之前的课程中并没有引起我的重视，但是在一个产品的设计过程中是不能忽略任何细节的。在完成了测速模块的设计之后，项目卡住了，滑行时间测量总是没办法实现。于是我翻教材，问同学，找老师，最后终于发现了问题，接着完成了课题。通过一个学期的毕业设计，我深感自己的不足，我会在以后的工作学习中更加努力，取长补短，需心求教。相信自己会在以后的工作中更加得心应手，表现更加出色在此，我要感谢邹雪妹老师一直以来的关怀指导和热情鼓励，最后滑行时间的测量没办法完成的时候是她凭借无比的耐心和丰富的经验协助我发现了问题。还要感谢朱忠弟老师为我提供实验设备和环境，以及不厌其烦的和我讨论项目，解决问题。还要感谢陆亨立老师和张绍军老师的指点。还要感谢王祎柯同学和我讨论滑行时间测量的软件设计的相关问题，对我启发很大。从论文的开题、理论研究、到论文撰写整个过程，处处都浸透着老师的心血。在这三个月的学习中，我不仅学到了丰富系统的专业知识和独立进行科学工作的方法，而且，老师渊博的知识、严谨的治学态度、求实的工作作风、勇于探索的精神以及对科学孜孜不倦的追求、使我受益非浅，值得我去学习。在此特向向各位老师致以衷心的感谢，并致以崇高的敬意参考文献1刘益民转台伺服系统中高精度测速方法的研究与实现J科学技术与工程，200142徐志敏，刘美生，卿燕萍汽车底盘测功机的原理及检测J，中国测试技术，200459123韩宗奇用滑行试验法测定汽车空气阻力系数研究J汽车技术，2001，32524274赵岩编码器测速方法的研究D中国科学院长春光学精密机械与物理研究所，200245郑建才光电编码器在调速系统中的应用J竣工机械学院学报，1994，626刘益民等转台伺服系统中高