毕业设计-基于的fpga的数据采集控制系统设计

基于的FPGA的数据采集控制系统设计摘要以ALTERA公司的FPGA芯片EP1C6T144C8为核心，采用A/D转换器件和D/A转换器件设计了一个基于FPGA的数据采集系统，并用状态机描述方式对系统进行了深入分析。系统通过软件设计输入、分析与综合、仿真与验证等过程仿真实现了这一系统。设计输入过程中用VHDL语言编程实现了对TLC5510的采样控制和D/A转换器的控制；分析与综合过程对设计文件进行排错处理，并且对系统耗用的资源进行统计；仿真与验证过程对设计的核心模块的功能和时序性质进行了仿真测试，用仿真波形分析说明设计结果满足设计要求。关键词数据采集系统；FPGA；采样控制系统ABSTRACTTHEFPGACHIPEP1C6T144C8OFALTERACOMPANYWHICHWORKSWITHTHEA/DANDD/ACONVERSIONDEVICESASTHECOREADATAACQUISITION,BASEDONFPGA,WASDESIGNEDBYPROGRAMMINGWITHQUARTUSIISIMULATIONSOFTWAREANDTHEFUNCTIONOFVALIDATIONTHESYSTEMWASANALYZEDDEEPLYBYADOPTINGTHEMETHODOFTHESTATEMACHINEADATAACQUISITIONSTRUCTUREWASDESIGNEDINTHESYSTEM,WHICHWASACHIEVEDBYDESIGNINGINPUTS,ANALYSISANDSYNTHESIS,SIMULATIONANDVALIDATIONANDSOONINTHEPROCESSOFDESIGNINPUTS,THECONTROLOFSAMPLINGTOTLC5510ANDD/ADIVERSIONWEREACHIEVEDBYPROGRAMMINGWITHVHDLLANGUAGETHEPROCESSOFANALYSISANDSYNTHESISMISARRANGEDTHEDESIGNFILESITALSOMADEASTATISTICSOFCONSUMEDSOURCESINTHESYSTEMTHEFUNCTIONANDTIMINGNATUREOFTHEDESIGNWASTESTEDBYSIMULATIONINTHESIMULATINGANDVERIFYINGPROCESSFORVALIDATINGTHEWORKHEREKEYWORDSDATAACQUISITIONSYSTEM,FPGA,VHDL,SAMPLINGCONTROLSYSTEM目录第一章绪论111课题背景及依据112选题目的及意义2第二章系统的结构设计321概述322系统总体结构及原理3221A/D转换模块4222数据存储模块6223D/A转换模块6224FPGA控制模块7第三章FPGA对A/D和D/A转换控制软件设计931VHDL硬件描述语言基础9311设计输入9312程序结构说明1032状态机设计11321MOORE状态机设计12322VHDL一般状态机设计12323类型定义语句TYPE1333用状态机设计A/D采样控制1434用行为描述方式设计A/D采样控制1635实用状态机的优势1736D/A转换的控制18第四章QUARTUS仿真2041设计输入2042设计编译2143设计综合2244设计仿真2545仿真结果及分析27451状态机描述方式的时序仿真和功能仿真分析27452行为描述方式时序仿真分析27第五章测试信号分析2951正弦波的产生2952正弦波发生器的特点31结论33致谢34参考文献35附录1状态机实现TLC5510采样控制程序36附录2行为描述方式实现TLC5510采样控制程序38附录3测试信号正弦波的产生程序39附录4D/A转换器控制程序45第一章绪论现代电子设计技术的核心已日趋转向基于计算机的电子设计自动化技术，即EDA技。现代电子系统设计领域中的EDA是随着计算机辅助设计技术的提高和专用集成电路规模的扩大应用而生，并得到不断完善的。由于数字技术的发展，可编程专用集成电路，即CPLD/FPGA器件，目前得到广泛的应用，为电子系统的设计带来极大的灵活性。可编程专用集成电路可以通过软件编程对器件的硬件结构和工作方式进行重构，使得硬件的设计如同软件设计那样方便快捷。这一切可极大地改变传统的电子系统设计方法、设计过程乃至设计观念。甚至在ASIC器件设计过程中，利用EDA技术完成对软件仿真之后，在投片之前，也可以先利用FPGA进行“硬件仿真”。如果能够利用CPLD/FPGA器件的可编程特性，把设计的结果加载到器件中进行硬件的调试和验证，则对EDA技术的掌握极其有益。11课题背景及依据20世纪末，电子技术获得了飞速发展，在其推动下，现代电子产品几乎渗透了社会的各个领域，有力地推动了社会生产力的发展和社会信息化程度的提高，同时也使现代电子产品性能进一步提高，产品更新换代的节奏也越来越快。EDA工程就是以计算机为工作平台，以EDA软件工具为开发环境，以可编程器件为实验载体，以ASIC、SOC新品为目标器件，以电子系统设计为应用方向的电子产品自动化设计过程，EDA工程广义的定义范围包括半导体工艺设计自动化，可编程器件设计自动化，电子系统设计自动化，印刷电路板设计自动化，仿真与测试故障诊断以及形式验证自动化。EDA工程的狭义的定义范围是电子设计自动化。不包含电子生产自动化。EDA工具的出现，给电子系统设计带来了革命性的变化。随着INTEL公司PENTIUM处理器的推出，ALTERA等公司几十万门乃至上百万门规模的FPGA的上市，EDA工程在功能仿真、时序分析、集成电路自动测试、高速印刷电路板设计及操作平台的扩展等方面都面临着新的巨大的挑战。目前，EDA技术作为电子设计的通用平台，逐渐向支持系统级的设计发展；数字系统的设计也从图形设计方案向硬件描述语言设计方案发展。可编程器件在数字系统设计领域得到广泛应用，不仅缩短了系统开发周期，而且利用器件的现场可编程特性，可根据应用的要求对器件进行动态配置或编程，简单易行地完成功能的添加和修改。在EDA软件开发方面，主要集中在美国。但各国也正在努力开发相应的工具。日本，韩国都有ASIC设计工具，但不对外开放。相信在不久的将来会有更多更好的设计工具在各地发展壮大。EDA技术发展迅猛，完全可以用日新月异来描述。EDA技术的应用广泛，现在已涉及到各行各业。EDA水平不断提高，设计工具趋于完美的地步。EDA市场日趋成熟，但我国的研发水平很有限，需迎头赶上。12选题目的及意义1、对电子设计最前沿技术EDA的跟踪和掌握针对EDA技术发展的走势，无疑高速率，高质量的设计系统代表着未来十几年，甚至几十年的发展方向。传统的电子设计技术通常是自底向上的，即首先确定构成系统的最底层的电路模块或元件的结构和功能，然后根据主系统的功能要求，将他们组合成更大的功能块，使它们的结构和功能满足高层系统的要求。以此流程逐步向上递推，直至完成整个目标系统的设计。而EDA技术的应用是自顶向下的，就是在整个设计流程中各设计环节逐步求精的过程。一个项目的设计过程包括从自然语言说明到VHDL的系统行为描述，系统地分解，RTL模型的建立，门级模型产生，到最终的可以物理布线实现的底层电路，就是从高抽象级别到低抽象级别的整个设计周期。此外，VHDL设计优秀的可行性，EDA平台的通用性以及与具体硬件结构的无关性，使得前期的设计可以容易的应用于新的设计项目，则项目设计的周期可以显著缩短。2、应用FPGA技术实现高速的数据采集系统随着信号处理器件的处理速度越来越快，数据采样的速率也变得越来越高，在某些电子信息领域，要求处理的频带要尽可能的宽，动态范围要尽可能的大，以便得到更宽的频率搜索范围，获取更多的信息量。本课题是对EDA技术的应用，即用EDA工具实现数据的采样。FPGA的应用是EDA技术有机融合软硬件电子设计技术，SOC和ASIC设计，以及对自动设计与自动实现最典型的诠释。用FPGA控制数据采集系统代替用单片机控制数据采集系统已经成为特定的趋势。第二章系统的结构设计21概述针对基于FPGA的数据采集系统设计的要求，先对EDA技术和VHDL语言进行学习，然后研究数据采集中的关键问题，并且实现用FPGA控制数据采集系统地设计。22系统总体结构及原理系统的总体结构如图21所示。在符合奈奎斯特采样定理的条件下，外界的模拟信号频率要小于采样模块采样频率的1/2。如果还有高频分量的话，可以让外界的模拟信号经过一个低通滤波器滤除高频分量后输入到A/D转换芯片TLC5510中。A/D转换芯片每隔一个时钟取出一次XT的幅度，抽样后的信号称为离散时间信号，它只表示一些离散时间点。随之在A/D转换器的保持电路中将抽样信号变换成数字信号。经过A/D转换器后不仅时间离散化了，而且幅度也离散化，即XN。由FPGA中的采样控制器控制TLC5510的采样，将采集到的信号锁存在FPGA的内部存储器RAM中，然后控制RAM中的数据输出到D/A转换器，D/A转换器每隔一个时钟取出一次YN，随之在D/A转换器的保持电路中将数字信号转换为模拟信号，这些信号在时间点上的幅度应等于序列YN中相应数码所代表的数值大小。若最后输图21数据采集系统结构图出的信号具有不符合条件的高频分量，则还要通过一个模拟滤波器，滤除不需要的高频分量，平滑成所需的模拟输出信号YT，以完成信号的采集。根据FPGA在系统中的功能，可将其模块分为A/D采样控制模块、数据存储模块和D/A控制模块。221A/D转换模块在系统的A/D转换中使用的芯片是TLC5510，TLC5510高速模数转换芯片，控制信号控制信号A/D转换器FPGA内部FIFOD/A转换器模拟信号输入XT信号恢复YT模拟信号输出YT数字信号XN数字信号YN用于视频处理，高速数据转换等领域，采用CMOS工艺制造，精度为8位，转换速率20MSPS，每秒采样20M次，采用半闪速结构，内建采样保持电路。TLC5510芯片图如图22所示图22TLC5510芯片引脚图TLC5510为24引脚、PSOP表贴封装形式（NS）。其引脚排列如图22所示。AGND模拟地信号；ANALOGIN模拟信号输入端；CLK时钟输入端，作为数据采集的主控时钟；DGND数字信号地；D1D8数据输出端口。D1为数据最低位，D8位最高位；OE输出使能端。当OE位低时，D1D8数据有效；因为系统中D1D8端口的数据在整个仿真过程中都有效，所有OE始终设置为低电平；VDDA模拟电路工作电源；VDDD数字电路工作电源；此系统中使用FPGA来控制A/D采样，包括将采得的数据存入FIFO（FPGA内部FIFO存储速率可达10NS），整个采样周期需要4至5个状态即可完成。若FPGA的时钟频率为100MHZ，则从一个状态向另一状态转换的时间为一个时钟周期，不到单片机的采样周期的千分之一。图23FPGA控制TLC5510图示如图23所示，FPGA控制TLC5510实现了将模拟信号转换成数字信号的过程。其中，TLC5510转换好的数据将存到FPGA的内部存储器中等待处理。TLC5510是以流水线的工作方法进行工作。它在每一个周期都启动一次采样，完成一次采样；每次启动采样是在CLK的下降沿进行，不过采样转换结果的输出在TLC5510FPGA模拟信号数据控制信号数字信号25个CLK周期后，将送到内部数据总线上。将输出延时TDD计入，从采样到输出需经过25TCLKTDD。对于需要设计的从采样控制器，可以认为，每加一个采样CLK周期，A/D就会输出一个采样数据。在图24所示的工作时序的控制下，当第一个时钟周期的下降沿到来时，模拟输入电压将被采样到高比较器块和低比较器块，高比较器块在第二个时钟周期的上升沿最后确定高位数据，同时，低基准电压产生与高位数据相应的电压。低比较块在第三个时钟周期的上升沿的最后确定低位数据。高位数据和低位数据在第四个时钟周期的上升沿进行组合，这样，第次采集的数据经过25个时钟周期的延迟之后，便可送到内部数据总线上。此时输出使能OE有效，数据被送至8位数据总线上。由于CLK的最大周期为50NS，TLC5510图24TLC5510时序模数转换器的最大采样速率可以达到20MSPS。对A/D器件进行采样控制，传统的方法是用CPU或单片机完成的。编程简单，控制灵活，但缺点是控制周期长，速度慢。特别是当A/D器件本身的采样速度比较快时，CPU的慢速极大的限制了A/D的速度。A/D转换芯片TLC5510的采样速率达40MHZ，采样周期是0025S，单片机在控制A/D进行一个采样周期中必须完成的操作有初始化TLC5510，启动采样，等待约0025S，发出读数命令，分两次将12位转换好的数从TLC5510读进单片机，再分两次将此数存入外部RAM中，外部RAM地址加1，此后再进行第二次采样周期的控制。显然，用单片机控制TLC5510采样远远不能发挥其高速采样的特性。对于更高速的A/D器件，单片机完全无从控制。222数据存储模块数据锁存模块是由EZNIOSDKFPGA板的芯片FIFO构成，其存储速率可达到10NS。在FPGA中A/D采样控制器控制TLC5510将数据采集到后，FPGA便将锁存信号调节为有效的高电平，然后将信号锁存入存储器中。选择一外部随机存储器RAM。其优点是存储量大，缺点是需要外接芯片，且常用的RAM读写速度较低与FPGA间的连接线过长特别是在存储数据时需要对地址进行加1操作，影响数据写入速度。选择二内部随机存储器RAM，在ALTERA的大部分FPGA器件中都含有EAB模块，由此可配置成不同类型的内部高速RAM。与外部RAM相比，尽管内部RAM有更大的优势，但使用中仍然存在需要对地址进行加1操作，而影响数据写入速度的缺点。选择三内部FIFO，相比之下，FIFO更适合于用作A/D采样数据高速写入的存储器，因为FIFO的写入时间只有一个时钟周期，因此决定使用LPM_FIFO作为采样存储器。223D/A转换模块DAC0832是8位分辨率D/A转换集成芯片，与处理器完全兼容，其价格低廉，接口简单，转换控制容易等优点得到了广泛的应用，其引脚图如图25所示。对于从零电平开始的正极性模拟输入电压，REFB应当连接到模拟地AGND。VREFT的范围为2V5V。如果要简化电路，可利用DAC0832的内部分压电阻从模拟电源电压VDDA上取得基准电压。在本设计中，CCD输出的模拟视频信号经过反相、滤波、放大之后即为从零电平开始的正极性模拟电压信号。因此，为了简化图25DAC0832芯片引脚图电路并同时满足设计要求，选用了DAC0832的内部基准方式，同时，因为CCD视频信号是2V基准，所以，根据DAC0832的自身的特点，在设计过程中，将REFBS端与AGND，而将REFTS与VDDA端相连，同时将REFBS短接至REFB端，REFTS短接至REFT端来获得2V基准电压。图26FPGA控制DAC0832图示如图26所示，数字信号从FPGA的存储器中输出后，送到D/A转换模块DAC0832中，它将数字信号转换从成与初始信号相似的模拟信号。224FPGA控制模块系统中采用FPGA控制A/D转换模块和D/A转换模块，相对于单片机的控制，显然提高了速度，更有应用价值。如图27所示，为FPGA控制模块内部结构图。20VC1CS19ILE2WR118WR23AGND4317XFER5D216D46D114D67D013D78UR12IO29RF1IO110DGNDDAC083215D5FPGADAC0832控制信号数字信号模拟信号数字信号图27FPGA模块内部结构FPGA模块内部有三大部分构成，分别为A/D采样控制器，FIFO，D/A采样控制器。首先主控时钟条件下，A/D采样控制器驱动A/D转换模块进行数据的采样和转换，然后将转换好的数据存入FPGA内部的FIFO中，然后在主控时钟特定的周期下，将FIFO中暂存的数据输出给D/A转换模块，与此同时，D/A采样控制器驱动D/A转换模块将数据恢复为与原始信号相似的模拟信号。最后将信号发送到硬件设备中进行测试。控制D/A芯片信号A/D采样控制器FIFOD/A采样控制器数字信号数字信号控制A/D芯片信号第三章FPGA对A/D和D/A转换控制软件设计31VHDL硬件描述语言基础程序设计是使用硬件描述语言HDL，在EDA软件提供的设计向导或语言助手的支持下进行设计。VHDL语言设计是目前电子工程设计最重要的设计方法。用作程序设计的语言种类较多，本设计中用VHDL语言，下面对VHDL进行简单的介绍。硬件描述语言VHDL，语言是随着集成电路的系统化和集成化发展起来的，是一种用于数字系统的设计和测试方法的描述语言。VHDL语言已成为EDA设计中信息交换的重要标准。它较为注重规范化和标准化，这使得VHDL语言系统庞大，语法规则较为复杂，但功能却非常强大。它还有许多的优点。VHDL的主要优点如下1系统硬件描述能力强。VHDL具有多层次描述系统硬件功能的能力，即设计的原始描述可以是非常简练的描述，经过层层细化分解，最终成为可直接付诸生产的电路级或版图参数描述。整个过程都在VHDL环境下进行。2VHDL语言标准、规范，易于共享和服用。VHDL的移植性很强。VHDL是一种标准语言，故他的设计描述可以被不同工具所支持。可将它从一个模拟工具移植到另外一个模拟工具；从一个综合工具移植到另一个综合工具；从一个工作平台移植到另一个工作平台。这意味着同一个VHDL设计描述可以在不同的设计中采用。3上市时间快，成本低。VHDL与可编程ASIC器件相结合，可大大提高数字系统集成化的速度，同时CPLD/FPGA可使产品设计的前期风险降到最低。311设计输入设计输入包括使用硬件描述语言VHDL、状态图与原理图输入三种方式。VHDL语言描述在状态机、控制逻辑、总线功能方面较强，使其描述的电路能特定综合器作用下以具体硬件单元较好地实现；而原理图输入在顶层设计、数据通路逻辑、手工最优化电路等方面具有图形化强、单元节俭、功能明确等特点，根据数据采集系统的特点，采用了VHDL语言描述方式。系统设计的VHDL语言程序通常包含5个部分（1）实体说明。用于描述系统的外部接口信号。（2）结构体说明。用于描述系统的行为、系统数据的流程或系统组织结构形式。（3）配置。属性选项，描述层与层之间、实体与结构体之间的连接关系。（4）程序包。属性选择，用于把共享的定义放置其中。（5）库。存放已编译的实体、结构体、包集合和配置，可由用户生成或由ASIC芯片制造商提供。312程序结构说明程序结构可分为三大部分，即程序包集合，以ENTITY引导的实体说明和以ARCHITECTURE引导的结构体说明。1、包集合、库部分采样控制程序中用到的库有IEEE库和STD库与WORK库。库是经编译之后数据的集合，它存放包集合定义、实体定义、结构体定义和配置定义。库的功能类似于DOS操作系统中的目录，库中存放着设计的数据。库的说明总是放在设计单元的最前面。在VHDL中存在的库大致可分为5类IEEE库、STD库、ASIC矢量库、WORK库、用户定义库。IEEE库是最常用的资源库。目前IEEE库中包含IEEE标准包STD_LOGIC_1164，NUMERIC_BIT，NUMERIC_STD和MATH。STD库使VHDL的标准库，在库中存放着称为STANDARD的包集合。由于它是VHDL的标准配置，因此，在调用STANDARD时,可以不按标准格式说明，即逻辑名为STD的库为所有设计单元的隐含定义。WORK库是现行作业库，描述的VHDL语句不需要任何说明，都将存放在WORK库中，在使用该库时无需进行任何说明。除了WORK库之外，其他的库在使用前都要先做说明。一般来说，在使用库时先要用两条语句对库进行说明。2、实体说明部分以ENTITY引导的实体说明定义了一个设计单元的输入端口CLK和DIN以及输出端口CLK1、OE和DOUT，这些端口也是设计单元对外的特性。实体说明给出了设计单元与外部的接口，也就是说给出了单元外部的引脚。VHDL描述的所有设计均与实体有关，实体是设计中最基本的单元。设计的最顶层是顶层实体，如果将设计分层次，那么在顶层实体中又可以包含较低层次的实体。实体说明的一般语法如下实体说明主要包括端口说明和类属说明两个方面。在实体说明中不能使用类属说明和端口说明以外的任何说明。实体说明，作为一个设计的对外特性的具体描述，提供了与其他设计的接口。所有这些功能通过定义实体的特征来完成。（1）类属说明类属说明是实体说明组织中的可选项，放在端口说明之前。（2）端口说明端口说明是对基本设计单元外部接口的描述，也可以说是外部引脚信号的名称，对数据类型和输入输出方向的描述，端口说明包含端口名和端口方向两个因素。1）端口名赋予每个外部引脚的名称，即CLK,DIN,DOUT,OE,CLK1。2）端口方向定义外部引脚是输入还是输出。如CLKINSTD_LOGICDOUTOUTSTD_LOGIC_VECTOR7DOWNTO0。表明方向的说明符如下IN输入，信号从端口进入结构体之内；它主要用于时钟输入、控制输入和单向的数据输入。OUT输出，信号从结构体内流经端口输出；它主要用于计数输出。INOUT双向，驱动信号可以在实体内向外，也可在实体外向内，也允许用于内部反馈。BUFFER缓冲输出，但也可以用于内部反馈。3）数据类型规定描述对象的特征。在VHDL语言中有10种数据类型，但是在逻辑电路中通常用到的有4种位位（BIT）可取值0或1。1位矢量位矢量（BIT_VECTOR）取值是一组二进制位的值。2布尔型布尔型（BOOLEAN）可取值TRUE或FALSE。3整数整数（INTEGER）可用作循环的指针或常量，通常不用于I/O信号。43、结构体说明部分以ARCHITECTURE引导的结构体是一个基本设计单元内部工作的具体描述。它具体指明该基本设计单元的行为，单元内部的连接关系，也就是定义了设计单元具体的功能或内部操作特性。32状态机设计有限状态机及其设计技术是实用数字系统设计中的重要组成部分，也是实现高效率可靠逻辑控制的重要途径。尽管到目前为止，有限状态机的设计理论并没有增加多少新的内容，然而面对先进的EDA工具、日益发展的大规模集成电路技术和强大的VHDL等硬件描述语言，有限状态机在其具体的设计技术和实现方法上又有了许多新的内容。321MOORE状态机设计从状态机的信号输出方式上分，有MOORE型和MEALY型两类状态机。从输出时序上看，前者属于同步输出状态机，而后者属于异步输出状态机。MEALY型状态机的输出是当前状态和所有输入信号的函数，它的输出是在输入变化后立即发生变化的，不依赖时钟的同步。MOORE型状态机的输出则仅为当前状态的函数，这类状态机在输入发生变化时还必须等待时钟的到来，时钟使状态发生变化时才导致输出的变化，所以比MEALY机要多等待一个时钟进程。在状态机设计中根据高速数据采集的特点采用了MOORE型状态机。322VHDL一般状态机设计用VHDL可以设计不同表达方式不同实用功能的状态机，然而他们都有相对固定的语句和程序表达方式，只要把握了这些固定的语句表达部分，就能根据实际需要写出各种不同风格和面向不同实用目的的VHDL状态机。用VHDL设计的状态机有多种形式，从状态机的信号输出方式上分有MEALY型和MOORE型两种状态机；从结构上分，有单进程状态机和多进程状态机；从状态表达方式上分有符号化状态机和确定状态编码的状态机；从编码方式上分有顺序编码状态机、1位热码编码状态机或其他编码方式状态机。然而最一般和最常用的状态机通常都包含说明部分、主控时序进程、主控组合进程、辅助进程等几个部分。1）、说明部分说明部分中使用TYPE语句定义新的数据类型，此数据类型位枚举型，其元素通常都用状态机的状态名来定义。状态变量应定义为信号，便于信息传递；并将状态变量的数据类型定义为含有既定状态元素的新定义的数据类型。说明部分一般放在结构体的ARCHITECTURE和BEGIN之间。2）、主控时序进程所谓主控时序进程是指负责状态机运转和在时钟驱动下负责状态转换的进程。状态机是随外部时钟信号，以同步的时序方式工作的。因此，状态机中必须包含一个对工作时钟信号敏感的进程，作为状态机的“驱动泵”。时钟CLK相当于这个“驱动泵”中电机的驱动功率电源。当时钟发生有效跳变时，状态机的状态才发生变化。状态机向下一状态转换的实现仅仅取决于时钟信号的到来。3）、主控组合进程如图31所示，COM进程即为一主控组合进程，它通过信号CURRENT_STATE中的状态值，进入相应的状态，并在此状态中根据外部的信号，同时确定下一状态的走向，即向次态信号NEXT_STATE中赋入相应的状态值。此状态值将通过NEXT_STATE传给图中的REG时序进，直至下个时钟脉冲的到来再进入另一次的状态转换周期。因此主控组合进程也可称为状态译码进程，其任务时根据外部输入的控制信号，或当前状态的状态值确定下一状态的取向，即NEXT_STATE的取值内容，以及确定对外输出或对内部其他组合或时序进程输出控制信号的内容。4）、辅助进程辅助进程用于配合状态机工作的组合进程或时序进程。图31一般状态机结构框图323类型定义语句TYPEVHDL有限状态机涉及的相关语句类型和语法表述在此之前的VHDL语法介绍中已涉及，这里仅介绍与有限状态机设计有联系的其他语法现象，即用户自定义数据类型定义语句及相关的语法现象。用户自定义数据类型是用类型定义语句TYPE和子类型定义语句SUBTYPE实现的。TYPE语句的用法如下TYPE数据类型名IS数据类型定义OF基本数据类型；或TYPE数据类型名IS数据类型定义；利用TYPE语句进行数据类型自定义有两种不同的格式，但方法是相同的。其中，数据类型名由设计者自定，此名将作为数据类型定义之用，方法与以上提到的预定义数据了行的用法一样；数据类型定义部分用来描述所定义的数据类型的表达方式和表达内容；关键词OF后的基本数据类型是指数据类型定义中所定义的元素的基本数据类型，一般都是取已有的预定义数据类型，如BIT、STD_LOGIC或INTEGER等。子类型SUBTYPE指是由TYPE所定义的原数据类型的一个子集，它满足原数据类型的所有约束条件，原数据类型称为基本数据类型。子类型SUBTYPE的语句COMB_OUTPUTSFSMS_MACHINECURRENT_STATENEXT_STATEPROCESSREGPROCESSCOMCLKRESETSTATE_INPUTS格式如下SUBTYPE子类型名IS基本数据类型RANGE约束范围；子类型的定义只在基本数据类型上作一些约束，并没有定义新的数据类型，这是与TYPE最大的不同之处。子类型定义中的基本数据类型必须在前面已有过TYPE定义的类型，包括已在VHDL预定义程序包中用TYPE定义过的类型。利用子类型定义数据对象的好处是，除了使程序提高可读性和易处理外，其实质性的好处还在于有利于提高综合和优化效率，这是因为综合器可以根据子类型所设的约束范围，有效地推出参与综合的寄存器的最合适的数目。33用状态机设计A/D采样控制A/D转换器控制程序见附录1。TLC5510采样状态机设计。根据一般状态机的结构设计采样状态机结构。如图32所示，程序包含3个进程。REG进程是时序进程，他在时钟信号CLK的驱动下，不断将NEXT_STATE中的内容赋给CURRENT_STATE，并由此信号将状态变量传输给组合进程COM。组合进程COM有两个主要功能状态译码功能。即根据从CURRENT_STATE信号中获得的状态变量，决定下一状1态的转移方向，即确定次态的状态变量；采样控制功能。即根据CURRENT_STATE中的状态变量确定TLC5510的控制信号2线ADOE、ADCK、OE等输出相应的控制信号，当采样结束后还要通过LOCK向锁存器件进程发出锁存信号，以便将由TLC5510的D70数据输出口输出的8位转换数据锁存起来。图32采样状态机结构框图根据其采样时序用VHDL语言中的状态机来描述采样控制过程。掌握VHDL语言的基本结构，语法以及基本语句和设计优化，编程并且仿真来完成基于FPGA的高速数据采集系统的设计。而状态机则是最佳选择方案。无论与VHDL的其它设计CLK状态机NEXT_STATECURRENT_STATEPROCESSREGPROCESSCOMPROCESSLOCKTLC5510A/DOEA/DCKOED70RSTDATA70模拟信号输入方案相比，还是与可完成相似功能的CPU相比，状态机都有难以超越的优越性。如图33所示的状态图，在状态ST0，给A/D一个采样时钟ADCK的上升沿，同时锁存A/D的输出；在状态ST1，给出采样控制模块数据输出锁存信号。A/D采样控制器的输出共有4个信号ADCK提供A/D采样时钟。ADOETLC5510的输出使能，一直有效。DCLK用来同步DATA的输出，可以作为下一级的DATA锁存信号。图33TLC5510采样控制状态图DATA采样数据输出。以下是状态机采样控制的关键程序部分WHENSTA0ADCKADCKADCK2THENCLK1ADCKADCKADCK0ELSIFLOCKEVENTANDLOCK1THENDATA2THENCLK1F32B,BD32B,SDIN32BU2REG32BPROTMAPDOUTD32B,DINDIN32B,LOADCLKU3SIN_ROMPORTMAPADDRESSSIN10B,QFOUT,INCLOCKCLKU4ADDER10VPROTMAPAP10B,BD32B31DOWNTO22,SLIN10BU5REG10BPORTMAPDOUTSIN10B,DINLIN10B,LOADCLKEND32位加法器模块LIBRARYIEEEUSEIEEESTD_LOGIC_1164ALLUSEIEEESTD_LOGIC_UNSIGNEDALLENTITYADDER32BISPORTAINSTD_LOGIC_VECTOR31DOWNTO0BINSTD_LOGIC_VECTOR（31DOWNTO0SOUTSTD_LOGIC_VECTOR31DOWNTO0ENDADDER8BARCHITECTUREONEOFADDER32BISBEGINS“CYCLONE“,WIDTH_A8,WIDTHAD_A8,NUMWORDS_A256,OPERATION_MODE“ROM“,OUTDATA_REG_A“CLOCK0“,ADDRESS_ACLR_A“NONE“,OUTDATA_ACLR_A“NONE“,WIDTH_BYTEENA_A1,INIT_FILE“SIN_ROMMIF“,LPM_HINT“ENABLE_RUNTIME_MODNO“,LPM_TYPE“ALTSYNCRAM“PORTMAPCLOCK0CLOCK,ADDRESS_AADDRESS,Q_ASUB_WIRE0附录4D/A转换器控制程序LIBRARYIEEEUSEIEEESTD_LOGIC_1164ALLUSEIEEESTD_LOGIC_UNSIGNEDALLUSEIEEESTD_LOGIC_ARITHALLENTITYDAC0832ISPORTCLKINSTD_LOGICRESETINSTD_LOGICCSOUTSTD_LOGICWROUTSTD_LOGICENDDAC0832ARCHITECTUREBEHAVOFDAC0832ISBEGINPROCESSCLKBEGINIFCLKEVENTANDCLK1THENIFRESET1THENCS1WR1ELSECS0WR0ENDIFENDIFENDPROCESSENDBEHAVEGANEMPLOYMENTTRIBUNALCLAIEMPLOYMENTTRIBUNALSSORTOUTDISAGREEMENTSBETWEENEMPLOYERSANDEMPLOYEESYOUMAYNEEDTOMAKEACLAIMTOANEMPLOYMENTTRIBUNALIFYOUDONTAGREEWITHTHEDISCIPLINARYACTIONYOUREMPLOYERHASTAKENAGAINSTYOUYOUREMPLOYERDISMISSESYOUANDYOUTHINKTHATYOUHAVEBEENDISMISSEDUNFAIRLYFORMOREINFORMATIONABOUTDISMISSALANDUNFAIRDISMISSAL,SEEDISMISSALYOUCANMAKEACLAIMTOANEMPLOYMENTTRIBUNAL,EVENIFYOUHAVENTAPPEALEDAGAINSTTHEDISCIPLINARYACTIONYOUREMPLOYERHASTAKENAGAINSTYOUHOWEVER,IFYOUWINYOURCASE,THETRIBUNALMAYREDUCEANYCOMPENSATIONAWARDEDTOYOUASARESULTOFYOURFAILURETOAPPEALREMEMBERTHATINMOSTCASESYOUMUSTMAKEANAPPLICATIONTOANEMPLOYMENTTRIBUNALWITHINTHREEMONTHSOFTHEDATEWHENTHEEVENTYOUARECOMPLAININGABOUTHAPPENEDIFYOURAPPLICATIONISRECEIVEDAFTERTHISTIMELIMIT,THETRIBUNALWILLNOTUSUALLYACCEPTIIFYOUAREWORRIEDABOUTHOWTHETIMELIMITSAPPLYTOYOU,TAKEADVICEFROMONEOFTHEORGANISATIONSLISTEDUNDERFURTHERHELPEMPLOYMENTTRIBUNALSARELESSFORMALTHANSOMEOTHERCOURTS,BUTITISSTILLALEGALPROCESSANDYOUWILLNEEDTOGIVEEVIDENCEUNDERANOATHORAFFIRMATIONMOSTPEOPLEFINDMAKINGACLAIMTOANEMPLOYMENTTRIBUNALCHALLENGINGIFYOUARETHINKINGABOUTMAKINGACLAIMTOANEMPLOYMENTTRIBUNAL,YOUSHOULDGETHELPSTRAIGHTAWAYFROMONEOFTHEORGANISATIONSLISTEDUNDERFURTHERHELPIFYOUAREBEINGREPRESENTEDBYASOLICITORATTHETRIBUNAL,THEYMAYASKYOUTOSIGNANAGREEMENTWHEREYOUPAYTHEIRFEEOUTOFYOURCOMPENSATIONIFYOUWINTHECASETHISISKNOWNASADAMAGESBASEDAGREEMENTINENGLANDANDWALES,YOURSOLICITORCANTCHARGEYOUMORETHAN35OFYOURCOMPENSATIONIFYOUWINTHECASEIFYOUARETHINKINGABOUTSIGNINGUPFORADAMAGESBASEDAGREEMENT,YOUSHOULDMAKESUREYOURECLEARABOUTTHETERMSOFTHEAGREEMENTITMIGHTBEBESTTOGETADVICEFROMANEXPERIENCEDADVISER,FOREXAMPLE,ATACITIZENSADVICEBUREAUTOFINDYOURNEARESTCAB,INCLUDINGTHOSETHATGIVEADVICEBYEMAIL,CLICKONNEARESTCABFORMOREINFORMATIONABOUTMAKINGACLAIMTOANEMPLOYMENTTRIBUNAL,SEEEMPLOYMENTTRIBUNALSTHELACKOFAIRUPTHEREWATCHMCAYMANISLANDSBASEDWEBB,THEHEADOFFIFASANTIRACISMTASKFORCE,ISINLONDONFORTHEFOOTBALLASSOCIATIONS150THANNIVERSARYCELEBRATIONSANDWILLATTENDCITYSPREMIERLEAGUEMATCHATCHELSEAONSUNDAY“IAMGOINGTOBEATTHEMATCHTOMORROWANDIHAVEASKEDTOMEETYAYATOURE,“HETOLDBBCSPORT“FORMEITSABOUTHOWHEFELTANDIWOULDLIKETOSPEAKTOHIMFIRSTTOFINDOUTWHATHISEXPERIENCEWAS“UEFAHASOPENEDDISCIPLINARYPROCEEDINGSAGAINSTCSKAFORTHE“RACISTBEHAVIOUROFTHEIRFANS“DURINGCITYS21WINMICHELPLATINI,PRESIDENTOFEUROPEANFOOTBALLSGOVERNINGBODY,HASALSOORDEREDANIMMEDIATEINVESTIGATIONINTOTHEREFEREESACTIONSCSKASAIDTHEYWERE“SURPRISEDANDDISAPPOINTED“BYTOURESCOMPLAINTINASTATEMENTTHERUSSIANSIDEADDED“WEFOUNDNORACISTINSULTSFROMFANSOFCSKA“AGEHASREACHEDTHEENDOFTHEBEGINNINGOFAWORDMAYBEGUILTYINHISSEEMSTOPASSINGALOTOFDIFFERENTLIFEBECAMETHEAPPEARANCEOFTHESAMEDAYMAYBEBACKINTHEPAST,TOONESELFTHEPARANOIDWEIRDBELIEFDISILLUSIONMENT,THESEDAYS,MYMINDHASBEENVERYMESSY,INMYMINDCONSTANTLYALWAYSFEELONESELFSHOULDGOTODOSOMETHING,ORWRITESOMETHINGTWENTYYEARSOFLIFETRAJECTORYDEEPLYSHALLOW,SUDDENLYFEELSOMETHING,DOIT一字开头的年龄已经到了尾声。或许是愧疚于自己似乎把转瞬即逝的很多个不同的日子过成了同一天的样子；或许是追溯过去，对自己那些近乎偏执的怪异信念的醒悟，这些天以来，思绪一直很凌乱，在脑海中不断纠缠。总觉得自己自己似乎应该去做点什么，或者写点什么。二十年的人生轨迹深深浅浅，突然就感觉到有些事情，非做不可了。THEENDOFOURLIFE,ANDCANMEETMANYTHINGSREALLYDO而穷尽我们的一生，又能遇到多少事情是真正地非做不可DURINGMYCHILDHOOD,THINKLUCKYMONEYANDNEWCLOTHESARENECESSARYFORNEWYEAR,BUTASTHEADVANCEOFTHEAGE,WILLBEMOREANDMOREFOUNDTHATTHOSETHINGSAREOPTIONALJUNIORHIGHSCHOOL,THOUGHTTOHAVEACRUSHONJUSTMEANSTHATTHEREALGROWTH,BUTOVERTHEPASTTHREEYEARSLATER,HISWRITINGOFALUMNIINPEACE,SUDDENLYFOUNDTHATISNTREALLYGROWUP,ITSEEMSISNOTSOIMPORTANTTHENINHIGHSCHOOL,THINKDONTWANTTOGIVEVENTTOOUTYOURINNERVOICECANBEINTHEHIGHSCHOOLCHILDRENOFTHEFEELINGSINAPERIOD,BUTWASEVENTUALLYINFARCTIONWHENGRADUATIONPARTYINTHETHROAT,LATERAGAINSTOODONTHEPITCHHEHASSWEATPROFUSELY,LOOKEDATHISTHROWNABASKETBALLHOOPS,SUDDENLYFOUNDHIMSELFHASALREADYCANTREMEMBERHISAPPEARANCE童年时，觉得压岁钱和新衣服是过年必备，但是随着年龄的推进，会越来越发现，那些东西根本就可有可无；初中时，以为要有一场暗恋才意味着真正的成长，但三年过去后，自己心平气和的写同学录的时候，突然就发现是不是真正的成长了，好像并没有那么重要了；然后到了高中，觉得非要吐露出自己的心声才能为高中生涯里的懵懂情愫划上一个句点，但毕业晚会的时候最终还是被梗塞在了咽喉，后来再次站在他曾经挥汗如雨的球场，看着他投过篮球的球框时，突然间发现自己已经想不起他的容颜。ORIGINALLY,THISWORLD,CANPRODUCEACHEMICALREACTIONTOANEVENT,INADDITIONTORESOLUTELY,HAVETODO,ANDTIME原来，这个世界上，对某个事件能产生化学反应的，除了非做不可的坚决，还有，时间。APERSONSTIME,YOURIDEASAREALWAYSSPECIALTOCLEARWANT,WANT,LINEISCLEAR,ASIFNOTHINGCOULDSHAKEHISALSOONCESEEMEDTOBEDETERMINEDTODOSOMETHING,BUTMOREOFTENISHEBACKEDOUTATLASTDISLIKEHISCOWARDICE,FINALLYFOUNDTHATTHEREAREALOTOFLOVE,THEREAREALOTOFMISS,LIKESHADOWREALLYHAVEBEENDOOMEDTHOSEWHODO,JUSTGREENYEARSONESELFGIVEONESELFANARMINJECTION,ORISASELFRIGHTEOUSSPIRITUAL一个人的时候，自己的想法总是特别地清晰。想要的，不想要的，界限明确，好像没有什么可以撼动自己。也曾经好像已经下定了决心去做某件事，但更多的时候是最后又打起了退堂鼓。嫌恶过自己的怯懦，最终却发现有很多缘分，有很多错过，好像冥冥之中真的已经注定。那些曾经所谓的非做不可，只是青葱年华里自己给自己注射的一支强心剂，或者说，是自以为是的精神寄托罢了。ATTHEMOMENT,THESKYISDARK,THEAIRISFRESHFACTORAFTERJUSTRAINEDSUDDENLYTHOUGHTOFBLUEPLAIDSHIRTTHOSEWEREBROKENINTOVARIOUSSHAPESOFSTATIONERYFROMTHECORNERATTHEBEGINN